Problem mit DCM beim Placen

[Tim T. (tim_taylor)]

Hallo,

habe ein Problem beim Placen eines DCM:

"Component <DCM_inst> of type DCM is not placeable because it has locked 
loads placed in regions: CLOCKREGION_X0Y7."

und weiter

"There is a restriction that the clock loads of a DCM must be in a 
horizontally adjacent clock region to the DCM. It is recommended that a 
BUFG be used for this clock signal so that the clock loads can be placed 
anywhere on the device. If the clock driver or clock loads are locked or 
area grouped, please ensure that they are constrained to horizontally 
adjacent clock regions."

Nur blöderweise habe ich keine Ahnung wie ich das beheben soll, sowohl 
mit aktivierten Buffern vom DCM (CLKIN_BUF, CLK0_BUF, CLKDV_BUF) als 
auch mit manuell vorgeschalteten (BUFG) bekomme ich ihn nicht weg.

Achja, Device ist ein Spartan6 (XC6SLX45).

Minimal Beispiel:

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity TOP is
 Port (
  CLK         : in  STD_LOGIC;
    
  TMDSp_clock : out STD_LOGIC;
  TMDSn_clock : out STD_LOGIC
 );
end TOP;

architecture Behavioral of TOP is
  
 signal RST    : STD_LOGIC;
 signal CLK25  : STD_LOGIC;
 signal CLK100 : STD_LOGIC;

 component OBUFDS
  generic (
   IOSTANDARD : string := "LVDS_25"
  );
  port (
   I  : in  STD_LOGIC;
   O  : out STD_LOGIC;
   OB : out STD_LOGIC
  );
 end component;
  
 component DCM
  generic (
   DFS_FREQUENCY_MODE : string := "LOW";
   DLL_FREQUENCY_MODE : string := "LOW";
   DUTY_CYCLE_CORRECTION : boolean := TRUE;
   CLKIN_DIVIDE_BY_2 : boolean := FALSE;
   CLK_FEEDBACK : string := "1X";
   CLKOUT_PHASE_SHIFT : string := "NONE";
   DSS_MODE : string := "NONE";
   STARTUP_WAIT : boolean := FALSE;
   PHASE_SHIFT : integer := 0;
   CLKFX_MULTIPLY : integer := 4;
   CLKFX_DIVIDE : integer := 1;
   CLKDV_DIVIDE : real := 2.0;
   CLKIN_PERIOD : real := 41.66666;
   DESKEW_ADJUST : string := "SYSTEM_SYNCHRONOUS";
   CLKIN_BUF : boolean := FALSE;
   CLKFB_BUF : boolean := FALSE;
   CLK0_BUF : boolean := FALSE;
   CLK90_BUF : boolean := FALSE;
   CLK180_BUF : boolean := FALSE;
   CLK270_BUF : boolean := FALSE;
   CLKDV_BUF : boolean := FALSE;
   CLK2X_BUF : boolean := FALSE;
   CLK2X180_BUF : boolean := FALSE;
   CLKFX_BUF : boolean := FALSE;
   CLKFX180_BUF : boolean := FALSE;
   EXT_RESET_HIGH : integer := 1
  );
  port ( 
   CLKIN     : in  std_logic;
   CLKFB     : in  std_logic;
   DSSEN     : in  std_logic;
   PSINCDEC  : in  std_logic;
   PSEN      : in  std_logic;
   PSCLK     : in  std_logic;
   RST       : in  std_logic;
   CLK0      : out std_logic;
   CLK90     : out std_logic;
   CLK180    : out std_logic;
   CLK270    : out std_logic;
   CLK2X     : out std_logic;
   CLK2X180  : out std_logic;
   CLKDV     : out std_logic;
   CLKFX     : out std_logic;
   CLKFX180  : out std_logic;
   LOCKED    : out std_logic;
   PSDONE    : out std_logic;
   STATUS    : out std_logic_vector(7 downto 0)
  );
 end component;

begin

 DCM_inst : DCM
  generic map (
   CLKDV_DIVIDE => 4.0,
   CLKIN_PERIOD => 10.0,
   CLKIN_BUF => TRUE,
   CLK0_BUF => TRUE,
   CLKDV_BUF => TRUE
  )
  port map (
   CLKIN => CLK,     -- Clock input (from IBUFG, BUFG or DCM)
   CLKFB => CLK100,  -- DCM clock feedback
   DSSEN => '0',     -- ?
   PSINCDEC => '0',  -- Dynamic phase adjust increment/decrement
   PSEN => '0',      -- Dynamic phase adjust enable input
   PSCLK => '0',     -- Dynamic phase adjust clock input
   RST => '0',       -- DCM asynchronous reset input
   CLK0 => CLK100,   -- 0 degree DCM CLK ouptput
   CLK90 => open,    -- 90 degree DCM CLK output
   CLK180 => open,   -- 180 degree DCM CLK output
   CLK270 => open,   -- 270 degree DCM CLK output
   CLK2X => open,    -- 2X DCM CLK output
   CLK2X180 => open, -- 2X, 180 degree DCM CLK out
   CLKDV => CLK25,   -- Divided DCM CLK out (CLKDV_DIVIDE)
   CLKFX => open,    -- DCM CLK synthesis out (M/D)
   CLKFX180 => open, -- 180 degree CLK synthesis out
   LOCKED => open,   -- DCM LOCK status output
   PSDONE => open,   -- Dynamic phase adjust done output
   STATUS => open    -- 8-bit DCM status bits output
  );

 OBUFDS_TMDSCLK: OBUFDS
  port map (
   I => CLK25,
   O => TMDSp_clock,
   OB => TMDSn_clock
  );

end Behavioral;

Jemand eine Idee wie das Problem zu lösen ist?

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Tim T. schrieb:
> Minimal Beispiel
Ergebnis:
"Process "Generate Programming File" completed successfully"
Das Problem liegt offenbar ausserhalb dieses Minimalbeispiels. Ich 
kann es mit der ISE abgesehen von minderen Warnungen problemlos 
implementieren...

[Tim T. (tim_taylor)]

Hmpf, hattest Du auch mit dem gleichen Device XC6SLX45 Laufen lassen?

Ansonsten habe ich mittlerweile
https://forums.xilinx.com/t5/Spartan-Family-FPGAs/the-PLL-output/td-p/191552
gefunden wo gesagt wird das man einen OBUF wohl nicht an eine PLL hängen 
soll da die Ausgänge der PLL wohl nur äusserst schlecht zu routen sind.

Hab den Output jetzt durch einen ODDR2 geschoben und alles geht 
fehlerfrei durchs Place&Route, trotzdem würde mich interessieren warum 
es bei dir geht...

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Tim T. schrieb:
> Hmpf, hattest Du auch mit dem gleichen Device XC6SLX45 Laufen lassen?
Hmmm, ich meinte schon. Aber ich kann das leider vorerst nicht mehr 
kontrollieren...

[Tim T. (tim_taylor)]

Lothar M. schrieb:
> Tim T. schrieb:
>> Hmpf, hattest Du auch mit dem gleichen Device XC6SLX45 Laufen lassen?
> Hmmm, ich meinte schon. Aber ich kann das leider vorerst nicht mehr
> kontrollieren...

Naja, werde da bei Gelegenheit nochmal nachforschen.

Der Vollständigkeit halber falls ein Anderer das hier Findet:

library UNISIM;
use UNISIM.VComponents.all; -- Damit man nicht alles selber machen muss

...

nCLKDV => not CLKDV;

ODDR2_CLK25 : ODDR2
 generic map (
  DDR_ALIGNMENT => "NONE", -- Sets output alignment to "NONE", "C0", "C1" 
  INIT => '0',             -- Sets initial state of the Q output to '0' or '1'
  SRTYPE => "SYNC"         -- Specifies "SYNC" or "ASYNC" set/reset
 )
 port map (
  Q => CLK25,              -- 1-bit output data
  C0 => CLKDV,             -- 1-bit clock input
  C1 => nCLKDV,            -- 1-bit clock input
  CE => '1',               -- 1-bit clock enable input
  D0 => '1',               -- 1-bit data input (associated with C0)
  D1 => '0',               -- 1-bit data input (associated with C1)
  R => '0',                -- 1-bit reset input
  S => '0'                 -- 1-bit set input
 );

[J. S. (engineer)]

Tim T. schrieb:
> nCLKDV => not CLKDV;

Buffer vor CLKDV implementiert?