Fehlermeldung: Type error resolving infix expression "<=" as type ieee.std_logic_1164.STD_LOGIC.

[Johannes H. (Gast)]

Hallo Leute :)

Wie schon im Betreff angegeben, bekomme ich diese Fehlermeldung:
"Type error resolving infix expression "<=" as type 
ieee.std_logic_1164.STD_LOGIC."

Irgendwie habe ich auch im Internet nichts gefunden. Das Beispiel, was 
ich versucht habe zu programmieren, ist eigentlich sehr einfach.

Meine Idee war es einen 1 zu 4 Demultiplexer zu programmieren: Das 
Eingangsbit E soll, abhängig von der Selektionsvariable SEL, auf einen 
von vier Ausgängen geschalten werden. Die anderen Ausgänge sollen 
hochohmig sein. Ein Low-aktiver Freigabeeingang EN sorgt dafür, dass 
alle Ausgänge hochohmig werden, falls EN nicht aktiviert ist.

Das ist meine Entity + Architecture:

 library IEEE;
use IEEE.std_logic_1164.all;

entity demu is 
  port (e_i  : in  std_logic;
      en_i  : in  std_logic;
      sel_i  : in  std_logic_vector (1 downto 0);
      q_o  : out  std_logic_vector (3 downto 0));
end entity demu;

architecture rtl of demu is
begin 
  p_demu : process (e_i, sel_i, en_i)
    begin
      if en_i = '1' then 
        q_o <= (others => 'Z');
      else 
        case sel_i is 
          when "00" => q_o(0) <= e_i,
                 q_o(3 downto 1) <= (others => 'Z');
          
          when "01" => q_o(1) <= e_i,
                 q_o(3 downto 2) <= (others => 'Z'),
                 q_o(0) <= 'Z';
          
          when "10" => q_o(2) <= e_i,
                 q_o(3) <= 'Z',
                 q_o(1 downto 0) <= (others => 'Z');
          
          when others => q_o(3) <= 'Z',
                   q_o(2 downto 0) <= (others => 'Z');
        end case;
      end if;
  end process p_demu;
end architecture rtl;

Irgendwie habe ich das Gefühl, dass ich den Ausgang q_o so nicht 
beschalten kann aber ich hoffe ihr könnt mir da weiterhelfen.

MfG

[Markus F. (mfro)]

Johannes H. schrieb:
> Irgendwie habe ich das Gefühl, ...

Ich auch.

Tipp: such' mal nach Kommas, wo keine hingehören.

Ob das Ding dann aber das tut, was es soll, mußt Du selber rausfinden.

[P. K. (pek)]

          when "01" => q_o(1) <= e_i,
                 q_o(3 downto 2) <= (others => 'Z'),
                 q_o(0) <= 'Z';

Vielleicht so:

          when "01" => 
                 q_o(1) <= e_i;
                 q_o(3 downto 2) <= (others => 'Z');
                 q_o(0) <= 'Z';

Allerdings bin ich mir nicht sicher, ob 'Z' ausserhalb des Toplevels (wo 
man die enable-Buffer des FPGA benutzt) überhaupt geht. Probiers aus...

[Johannes H. (Gast)]

Super, danke jetzt habe ich auch keine Fehlermeldungen mehr :)

Ist es eigentlich ratsam, nur einen Ausgang mit einer Datenbreite von 4 
Bit (in meinem Fall q_o) zu verwenden oder ist es ist eigentlich besser 
wenn ich vier Ausgänge mit jeweils einem Bit verwende?

MfG

[Markus F. (mfro)]

Johannes H. schrieb:
> Super, danke jetzt habe ich auch keine Fehlermeldungen mehr :)
>
> Ist es eigentlich ratsam, nur einen Ausgang mit einer Datenbreite von 4
> Bit (in meinem Fall q_o) zu verwenden oder ist es ist eigentlich besser
> wenn ich vier Ausgänge mit jeweils einem Bit verwende?
>
> MfG

Besser wofür? Für die Lesbarkeit eher nicht.

Der Synthese ist das relativ schnurz. Die macht so oder so dasselbe 
draus.

[Johannes H. (Gast)]

Super vielen Dank für die Hilfe. Hat dank euch funktioniert :)

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Du könntest es auch mit dem & Operator probieren:

          :
          when "00" =>   q_o <= "ZZZ" & e_i;
          when "01" =>   q_o <= "ZZ"  & e_i  & 'Z';
          when "10" =>   q_o <= 'Z'   & e_i  & "ZZ";
          when others => q_o <=         e_i  & "ZZZ";
          :

Oder es so machen:

      :
      q_o <= "ZZZZ"
      if en_i = '0' then 
        case sel_i is 
          when "00" =>   q_o(0) <= e_i;
          when "01" =>   q_o(1) <= e_i;
          when "10" =>   q_o(2) <= e_i;
          when others => q_o(3) <= e_i;
      :

Oder es so zu probieren:

      :
      q_o <= "ZZZZ"
      if en_i = '0' then 
          q_o(to_integer(unsigned(sel_i))) <= e_i; 
      end if;
      :

Da kann es aber seltsame Effekte bei der Simulation geben, und man 
müsste evtl. eine Zwischenvariable zur Hilfe nehmen...  :-/

[berndl (Gast)]

Lothar M. schrieb:
>

>       :
>       q_o <= "ZZZZ"
>       if en_i = '0' then
>           q_o(to_integer(unsigned(sel_i))) <= e_i;
>       end if;
>       :
>

> Da kann es aber seltsame Effekte bei der Simulation geben, und man
> müsste evtl. eine Zwischenvariable zur Hilfe nehmen...  :-/

<citation needed> :o)

Wieso, das funktioniert zumindest mit GHDL und Modelsim prima, letzte 
Zuweisung gewinnt hat, ist ja ganz normal 'sequential'...

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

berndl schrieb:
> Wieso, das funktioniert zumindest mit GHDL und Modelsim prima
Sollte es auch... ;-)

> <citation needed>
Ich muss mal suchen, es könnte aber auch ein Problem mit einer Zuweisung 
von ausserhalb und innerhalb des Prozesses gewesen sein...

Wenn du's schon aufgesetzt hast, probier mal das. Es müsste auch gehen:

:
begin 
  q_o <= "ZZZZ";

  p_demu : process (e_i, sel_i, en_i)
    begin
      if en_i = '0' then 
          q_o(to_integer(unsigned(sel_i))) <= e_i; 
      end if;
  end process;
:

Und komplett nebenläufig und kompakt das hier:

:
begin 
  q_o <= "ZZZZ";
  q_o(to_integer(unsigned(sel_i))) <= e_i when en_i = '0'; -- else 'Z'; 
:

Dank der Auflösungstabelle könnte das auch gehen. Obwohl es nach Latch 
aussieht...