Guten Abend liebe Leute, vlt. kann mir hier von euch jemand helfen. Ich habe ein Verständnisproblem mit folgender NAND Schaltung. Ich kann diese Schaltung nicht so ganz nachvollziehen im Ergebnis für den Fall, dass U_A = logisch 1 und U_B = logisch 0. Somit wäre doch der FET an U_A leitend und der FET an U_B auch (selbst)leitend durch die selbstleitende Eigenschaft, da U_GS beim unteren FET ja nicht kleiner U_SOURCE (Quelle: Vorlesungsskript) ist. Somit müsste doch der Ausgang U(Y) logisch 0 sein, also 0V? Danke
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Auch wenn die Darstellung es anders suggeriert: Die schaltenden Komponenten von NMOS Logik sind selbstsperrende MOSFETs. Selbstleitend sind allenfalls die Pullups. https://de.wikipedia.org/wiki/NMOS-Logik Manchen Zeichnern dürften im Zeitalter vor CAD die vollständigen MOSFET Symbole schlicht zu umständlich gewesen sein. Der Phantasie bei der Darstellung von MOSFETs sind deshalb wenig Grenzen gesetzt: https://en.wikipedia.org/wiki/MOSFET#Circuit_symbols
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@A.K. Danke für deinen Beitrag Nicht zu glauben, dass die Darstellung falsch sein soll, aber wenn die beiden FETs meines Anhangs eigentlich Anreicherungstypen sind, dann ergibt die Logik schlagartig Sinn. Dabei gibt es für die selbstsperrenden doch ein eigenes Symbol :-/ Schön, wenn man als Informatiker direkt mal mit falschen Symbolen und Aussagen aus der Elektrotechnik verwirrt wird.
Markus E. schrieb: > Nicht zu glauben, dass die Darstellung falsch sein soll, Die ist nicht falsch, sondern verwendet bloss andere Symbole. Da es in der ersten NMOS Technik ausschliesslich eine einzige Sorte Transistoren gab, nämlich selbstsperrende N-Kanal Typen, wusste sowieso jeder was gemeint war. Erst beim Übergang zu selbstleitenden Pullups musste man sich was zur Unterscheidung ausdenken. Der deutsche Hang zur Perfektion ist nicht allen eigen. ;-)
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Abweichend von der oben verlinkten Symbolik kann man die verschiedenen Darstellungen meist daran leicht unterscheiden, dass der "Kanal" in der vollständigen Fassung gegenüber den S/D-Anschlüssen übersteht, während er in der Sparversion an den Enden direkt zu den S/D-Anschlüssen abknickt. Wenn man viele davon malen muss, ist die kompakte Version wesentlich weniger Arbeit, und auch übersichtlicher: http://www.cpu-galaxy.at/CPU/Intel%20CPU/3002-8008/Intel%204004%20Section-Dateien/4004_schematic.pdf
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Vielen Dank für die aufklärenden Worte. Immer nett, Detailwissen zu erfahren. Werde es mir merken.
A. K. schrieb: > Auch wenn die Darstellung es anders suggeriert: Die schaltenden > Komponenten von NMOS Logik sind selbstsperrende MOSFETs. Selbstleitend > sind allenfalls die Pullups. derartige Schaltungen sind zuhauf zu finden, (am besten noch mit amerikanischen Symbolen, damits so richtig undurchschaubar wird) Wenn in der Schaltung vom op T1 und T2 selbstsperrende Typen sind*, was ist dann T3 für ein Typ, hier ist keine Bulk-Verbindung eingezeichnet? In der dritten Variante https://upload.wikimedia.org/wikipedia/commons/thumb/e/e8/Nmos_enhancement_saturated_nand.svg/170px-Nmos_enhancement_saturated_nand.svg.png der verlinkten WIKI-Seite sind alle drei vom gleichen Typ, mit extra Bulk-Anschluss. (Achtung hier ist die Nummerierung vertauscht) *ich gehe mal davon aus, dass n-Channel-Typen gemeint sind, z.B. 2N7000. (ich hoffe die Diode stört nicht) Im Übrigen funktioniert diese Schaltung mehr als mäßig. Die Spannungen Low- und High-Level am Ausgang bedürfen einer Anpassung per Level-Shifter, dies für jedes Gatter einzeln vorhalten zu müssen dürfte die ganze Schaltung nutzlos machen.
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