Hallo, ich will an einen ADC einen Taktgeber anschließen. Das FPGA kann zwar einen Takt ausgeben, aber der ist dann nicht wirklich hübsch sauber. Im Datenblatt vom ADC http://www.analog.com/media/en/technical-documentation/data-sheets/AD9650.pdf Figure 87 sieht man wie man vermutlich optimal einen Taktgeber anschließt. Da ist der Ausgang des Taktgebers mit 50 Ohm terminiert. Für mich bedeutet das, dass wenn der bei 3.3V CMOS (und das ist ja nur ein Ausgang, also sollte es wohl CMOS sein) einen hohen Pegel ausgibt, dann fließen 66 mA nach Masse. Guckt man in die Datenblätter von typischen Oszillatoren, sieht man, dass die das nicht schaffen. Hier der http://www.farnell.com/datasheets/1363942.pdf nimmt maximal 20 mA von der Versorgung und wird dann vermutlich keine 66 mA ausgeben können. Was für eine Taktquelle bräuchte ich für diese Schaltung? Aber wenn ich so nach Oszillatoren suche, finde ich eher wenige mit CMOS Ausgang und sehr viele mit LVDS Ausgang. So einen würde ich gerne verwenden, aber im Datenblatt vom ADC in Figure 90 ist ein LVDS Driver drinnen. Der scheint ganz sinnvoll, aber kann ich den auch weglassen? Ich würde den LVDS Oszillator einfach direkt über je einen 100 nF Kondensator an den ADC anschließen und 100 Ohm zwischen die Eingänge am ADC hängen. Passt das? Vielen Dank!
Hallo, > Gustl B. schrieb: > Das FPGA kann zwar einen Takt ausgeben, aber der ist dann nicht wirklich > hübsch sauber. Was ist bei dir denn "hübsch sauber"? Welche Taktfequenz willst du denn nutzen? Ist schon ein Unterschied, ob man 10 MHz über paar mm oder 200 Mhz über paar 10 cm bringen muß. > Im Datenblatt vom ADC > http://www.analog.com/media/en/technical-documentation/data-sheets/AD9650.pdf > Figure 87 sieht man wie man vermutlich optimal einen Taktgeber > anschließt. Das hängt auch alles davon ab, welche Leitunglängen du hast und welche Taktfrequenz. Idealerweise gehst du vom FPGA über paar mm Leitung an den ADC. > Da ist der Ausgang des Taktgebers mit 50 Ohm terminiert. Impedanzbetrachtungen, Leitungabschluss und all den HF-Kram sollte man machen, wenn die Leitungslänge länger als ca. 1/10 der Signalfrequenz beträgt. Dabei wird die Signalfrequenz nicht durch die Grundfrequenz bestimmt, sondern durch die Steilheit der Flanken im Signal. Um HF-Effekte also möglichst klein zu halten und Probleme zu vermeiden, sollte man also die Bandbreite des Signals auf das Notwendige begrenzen. Denke über diese Zusammenhänge nach und bestimme deine notwendigen Anforderungen. Evtl. lösen sich dann einige Problem in Luft auf. Gruß Öletronika
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U. M. schrieb: > Idealerweise gehst du vom FPGA über paar mm Leitung an den ADC. Der Takt aus der FPGA PLL/MMCM ist halt nicht schön wie mir hier im Forum schon gesagt wurde. Nun, ich kann den Oszillator quasi direkt neben den ADC packen, Leitungslänge also kleiner 1 cm. Was mich auch wundert ist wie Taktgeber an FPGAs angeschlossen werden. Die Xilinx 7 Serie bietet LVDS Eingänge für den Takt. Und jetzt habe ich ein paar Schaltungen von Digilent und Trenz durchgeguckt, da habe ich nur (LV)CMOS gesehen. Wieso? Oder hat LVDS keine Vorteile und ich könnte genausogut einen Baustein mit CMOS Ausgang verwenden?
Entweder verwendet du einen Taktgenerator, der das schafft, oder du verwendest eine andere Schaltung, die nur die benötigten 200mV Swing pro Pin liefern braucht. Bei kurzen Entfernungen (wenige cm) zwischen Oszillator und DAC wirst du auch auf Abschlußwiderstände verzichten können.
Gustl B. schrieb: > ich will an einen ADC einen Taktgeber anschließen. Bevor du das anfängst musst du dir im Klaren darüber sein was du machen willst. Die Sample-Frequenz ist elementarer Bastandteil einer Aufgabe in Verbindung mit solch einem ADC, daher gilt es erst einmal zu planen und dann zu handeln. Einfach mal einen Clock an den ADC anschliessen bringt nichts denn die Daten wollen ja getaktet irgendwo hinkommen, dort muss der gleiche Takt vorhanden sein .... und mit maximal möglichen Takt zu sampeln wird auch nicht unbedingt Sinn machen. Gustl B. schrieb: > Passt das? Dierse Frage erübrigt sich daher vorläufig. oeletronika hat ja auch bereits passendes geäussert.
Gustl B. schrieb: > Oder hat LVDS keine Vorteile und ich könnte > genausogut einen Baustein mit CMOS Ausgang verwenden? Das hängt davon ab, welche Signale sich sonst noch auf deiner Platine tummeln und ggfs stören oder gestört werden. Prinzipiell ist eine symmetrische Verbindung zu bevorzugen, weil etwaige Störungen sich aufheben, aber auch, weil dabei keine Ströme über eine Masseverbindung laufen und anderswo Störungen hervorrufen können.
Der ADC wird an einem FPGA hängen und aus dem ADC kommt auch ein Takt raus ins FPGA rein mit dem ich die Daten eintakten kann. Ich habe schon öfters schnelle ADCs verwendet, aber jetzt will ich selber eine Platine entwerfen. Und damit hier nicht über den Sinn diskutiert wird: Ich mache das um zu lernen. Also 100MHz möchte ich verwenden, im ADC ist ein Taktteiler den ich über das SPI Interface setzen kann wie ich will.
Hallo, > Gustl B. schrieb: > Der Takt aus der FPGA PLL/MMCM ist halt nicht schön wie mir hier im > Forum schon gesagt wurde. ??? "Nicht schön" ist kein technischer Parameter! > Nun, ich kann den Oszillator quasi direkt neben den ADC packen, > Leitungslänge also kleiner 1 cm. Na dann brauchst du auch keine Maßnahmen für lange Leitungen in dem Sinne, wie ich es oben beschrieben haben (bis zu Frequenzen von paar Ghz). > Was mich auch wundert ist wie Taktgeber an FPGAs angeschlossen werden. > Die Xilinx 7 Serie bietet LVDS Eingänge für den Takt. Lese doch mal, wozu LVDS gut ist. Da geht eher nicht um Leitungen mit paar mm Länge. https://de.wikipedia.org/wiki/Low_Voltage_Differential_Signaling#Spannungspegel > Und jetzt habe ich ein paar Schaltungen von Digilent und Trenz > durchgeguckt, da habe ich nur (LV)CMOS gesehen. Wieso? Man muß einen ADC ja nicht immer weit weg vom Controller betreiben. > Oder hat LVDS keine Vorteile Die Welt ist bunt, nicht nur schwarz/weiß. > und ich könnte genausogut einen Baustein mit CMOS Ausgang verwenden? Wie oben von Gustl schon geschrieben, muß der Takt ja auch für was gut sein. Da steht noch mal die Frage, warum nicht den Takt aus dem Chip holen, der das ADC-Signal auch verarbeitet (evtl. mit einem Treiber/Trigger auf "schön "geformt). Falls der wirklich "nicht schön" genug ist, dann kannst du auch einen externen Takt erzeugen, der dann aber am FPGA zur Synchronisation benutzt werden sollte. Gruß
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Mit nicht schön meine ich Jitter. Wenn der Takt aus einer PLL kommt ist das vermutlich mehr Mutter wie wenn der direkt aus einem Oszillator stammt. Klar ja ich kenne die Vorteile von LVDS, wieso nutzen das die FPGA Boadhersteller nicht? Laut ADC Datenblatt ist ein differentieller Takt wohl ideal. Und dazu habe ich Fragen: Kann ich einen LVDS Oszillator an den ADC anschließen ohne den LVDS Driver der in Figure 90 zu sehen ist? Wenn ich einen CMOS Oszillator verwende kann ich dann die Schaltung aus Figure 87 verwenden und den 50 Ohm Widerstand weglassen?
Hallo, > Gustl B. schrieb: > Mit nicht schön meine ich Jitter. Wenn der Takt aus einer PLL kommt ist > das vermutlich mehr Mutter wie wenn der direkt aus einem Oszillator > stammt. Mußt du wissen, ob das für deine Anwendung von Bedeutung ist. > Klar ja ich kenne die Vorteile von LVDS, wieso nutzen das die FPGA > Boadhersteller nicht? Weil es auch Umstände macht, besonders, wenn die Randbedingungen es gar nicht erfordern. > Laut ADC Datenblatt ist ein differentieller Takt wohl ideal. Und dazu > habe ich Fragen: > Kann ich einen LVDS Oszillator an den ADC anschließen ohne den LVDS > Driver der in Figure 90 zu sehen ist? Das kommt doch darauf an, ob der Oszilator das Signal auch treiben kann. Aber nochmal die Frage: Wazu brauchst du das LVDS, wo du nach obigen Angaben nur 100MHz Takt anlegen willst und bei auch noch kurze Leitungen von paar 10mm hast? > Wenn ich einen CMOS Oszillator verwende kann ich dann die Schaltung aus > Figure 87 verwenden und den 50 Ohm Widerstand weglassen? Warum willst du das unbedingt so machen? Für einfachere Anwendung gibt es doch auch die Schaltung nach Fig.91, oder was ist das Problem? Gruß Öletronika
Weil der Text darüber so klingt, als würde das Ergebnis dann spürbar schlechter. Ich habe keinen Anwendungsfall, ich erstelle gerade eine Platine auf der ich sehr viele Dinge ausprobiere. Einen FPGA mit BGA löten, einen mehrkanal DCDC Regler und eben auch einenschnellen höchauflösenden ADC. Wenn es nicht funktioniert ist das eben Lehrgeld. Aber ich habe Platz auf der Platine, ich habe Zeit, wenn es also etwas besser ist also CMOS dann sehe ich keinen Grund nicht LVDS zu verwenden.
Hier der http://www.farnell.com/datasheets/2327916.pdf mit 1.8V passt prima zum ADC laut Datenblatt. Ja, kostet, aber wird ja keine Serienfertigung. So habe ich den Angebunden:
1 | LVDS+ ------------||--+------ CLK+ |
2 | | |
3 | _ |
4 | | | |
5 | | | |
6 | _ |
7 | | |
8 | | |
9 | LVDS- ------------||--+------ CLK- |
Zweimal 100n F und einmal 100 Ohm. Darf man bei LVDS die Leitungen vertauschen? Ich vermute ja. Das würde das Layout etwas erleichtern.
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