ADE7753, CPOL beim Lesen und Schreiben unterschiedlich, warum?

[DerGärtner (Gast)]

Guten Tag liebes Forum,

ich habe da eine Frage zu dem IC ADE7753.

(Datenblatt: 
https://www.analog.com/media/en/technical-documentation/data-sheets/ADE7753.pdf)

Das Datenblatt schreibt unter
ADE7753 Serial Write Operation (Seite 50):

"The ADE7753 starts shifting in the register data on the next falling 
edge of SCLK."

unter

ADE7753 Serial Read Operation (Seite 51):
"During a data read operation from the ADE7753, data is shifted
out at the DOUT logic output on the rising edge of SCLK. As is
the case with the data write operation, a data read must be
preceded with a write to the communications register"

Meine Frage an Euch wäre:
Warum wird einmal bei fallender und einmal bei steigender Flanke auf 
SCLK reagiert? Welche Vorteile hat das? Ist das häufiger so? Ich habe 
das noch nicht gesehen, aber ich kenne auch nicht allzu viel.

Es gibt auch kein Problem damit, nur die Frage nach dem Warum drängt 
sich mir auf (völlig wertfrei)?

Vielen Dank an alle die was dazu wissen
Gruss
DerGärtner

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

DerGärtner schrieb:
> Warum wird einmal bei fallender und einmal bei steigender Flanke auf
> SCLK reagiert? Welche Vorteile hat das? Ist das häufiger so?
Das ist sogar normal: bei der einen Flanke werden die Daten 
weitergeschoben (sowohl vom Master wie auch vom Slave) und bei der 
anderen Flanke eingelesen (sowohl vom Master wie auch vom Slave).
Und weil nur der Master ein CPOL Bit hat, kann man es nur dort 
einstellen.

Oder andersrum: weil bei SPI gleichzeitig gesendet und empfangen wird, 
schaltet man auch nicht am CPOL herum.

Siehe z. B. dort
http://www.lothar-miller.de/s9y/categories/17-SPI

[DerGärtner (Gast)]

Vielen Dank für die Info.

Gruss
DerGärtner