bad synchronous description

vhdl in eckige Klammern für Syntax Highlightning.

So wird nen Schuh drauss:

1

SYNC_ON_RX_DATA: process (DATA_RX)

2

begin

3

  if falling_edge (DATA_RX) then

4

    if SLR_ENABLE_sig = '0' then

5

      SLR_ENABLE_sig <= '1';

6

    elsif SLR_BIT_CNT_sig = 9 then

7

      SLR_ENABLE_sig <= '0';

8

    end if;

9

  end if;

10

end process;

1. Nur der Clock kommt in die Sens.Liste
2. bei einem synchr. Prozess wird in der äusseren If Schleife nur der
Clock abgefragt

@TM
Danke für Deine Antwort. Ich hab's kapiert :-)...

Test

[IF rising_edge(CLK) THEN
   IF enable = '1' THEN
      out <= 'H';
   ELSE
      out <= 'Z';
   END IF;
 END IF;
]

Test

[IF rising_edge(CLK) THEN
   IF enable = '1' THEN
      out <= 'H';
   ELSE
      out <= 'Z';
   END IF;
 END IF;]

irgendwie klappt das nicht mit dem Syntax Highlightning... ;-)

[xxxx]  xxxx = vhdl
Code
[/xxxx]

[IF rising_edge(CLK) THEN ]

[/IF rising_edge(CLK) THEN ]

@ TM

[xxxx]  xxxx = vhdl
Code
[/xxxx]

???

Klappt immer noch nicht.....tut mir leid, vielleicht bin ich da zu
unwissend...oder einfach nur zu Banane..... :o

[*vhdl]
IF rising_edge(CLK) THEN
[*/vhdl]

OK, Du musst nur noch die beiden Sternchen weglassen!

Siehe Anhang

Test

1

IF rising_edge(CLK) THEN

2

   IF enable = '1' THEN

3

      out <= 'H';

4

   ELSE

5

      out <= 'Z';

6

   END IF;

7

 END IF;

DANKE!!!