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Forum: FPGA, VHDL & Co. vielleicht blöde Frage


Autor: Heinz Schenk (Gast)
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Es ist eine vielleicht blöde Frage, aber kann eine Schaltung, die per
VHDL in ein CPLD/FPGA gebrannt wurde auch "hängenbleiben", so wie ein
Controller?

Ich habe erst einige erste Gehversuche mit diesen Teilen gemacht, und
bin natürlich begeistert davon. Aber wo, ab wann wir es kritisch?
Daß sich ein implementierter Controller mit fehlerbehafteter Software
aufhängen kann sehe ich, aber wo sind die Haken bei anderen
Schaltungen?


Ich hoffe auf rege Diskussion



ts

Autor: alex (Gast)
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Der Haken liegt meiner Meinung nach darin, das Verhalten einer digitalen
Schaltung so gut zu beschreiben, dass die Schaltung danach ihre
Spezifikation erfüllt, also funktioniert...

Autor: Der Techniker (_techniker_)
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Stichwort: Signallaufzeiten in Bezug auf Alterung, Temperatur, ect.

Autor: Heinz Schenk (Gast)
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Meine Frage bezieht sich eigentlich darauf, ob nach der Programmierung
ein, naja Ablauf erfolgt, oder ist dann das Verhalten quasi
festverdrahtet?

So richtig vorstellen kann ich mir die Sache nicht.

Vlt. kommen noch ein paar Ideen.

danke

ts

Autor: nimbus (Gast)
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Nach der Configuration ist der FPGA in gewisser Weise schon
"festverdrahtet". Jede konfigurierbare Funktion wird in der Regel aus
einer oder mehreren SRAM-Zellen gebildet, die bis zur nächsten
Rekonfiguration nicht mehr verändert werden. Es gibt da natürlich
einige Ausnahmen. Trivialerweise SRAM-Blöcke, die ja verändert werden
sollen, oder bei Xilinx FPGAs die LUTs, welche als DistributedRAM oder
Shiftregister (SRLs) verwendet werden können und dabei ihren Inhalt
ändern.
Außerem könnte ein hochenergetisches Teilchen eine Konfigurationszelle
verändern und somit zu einer Art "hängenbleiben" führen. Auf NN aber
vernachlässigbar.

Das was man am ehesten mit einem Hängenbleiben verbinden würde, wären
wohl optimierte Automaten (FSMs), bei denen es "tote" Zustände gibt,
also solche, die eigentlich nicht gültig sind aber aus irgendwelchen
Gründen vorkommen könnten und dann bei regulärem Verhalten immer wieder
in einen "toten" und keinen regulären Zustand führen, bis es erneut zu
einem außerordentlichen Erreignis kommt.

Deswegen kann man bei der Synthese Optionen wie "Save Implementation"
für FSMs wählen.

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