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Forum: FPGA, VHDL & Co. Automatisch Clock Difinitione


Autor: Autoflug (Gast)
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Moin,
ich gebrauch einen Actel APA075 FPGA mit der Libero 7.0
Entwicklungsumgebung. Folgendes Problem tritt auf, beim compilieren
werden die Siganla Busyadc und reset_in als clock signal definiert,
somit kann ich dies auch nur an ganz bestimmt pins des fpgas legen.
Eigentlich sollten es ganz normale eingangssignale sein wie die anderen
auch.
Kann mir jemand mit einer löhsung behilflich sein ??

Danke
Erik.

Autor: FPGAküchle (Gast)
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Die Zeile
 --Taktausgabe für A/D Wandler
            clockad_out <= clock;

hat nichts vor der reset bedingung zu suchen. Ziehe diese vor den
process.

Autor: Klaus Falser (kfalser)
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Alle Anweisungen vor der Reset Bedingung haben dort nichts zu suchen.
Obwohl es als VHDL korrekt ist, ist dies nicht synthetisierbar.

Es bewirkt dort auch nicht eine von dir gewünschte Initialisierung,
sondern einen Default-Wert für die Signale.
Wenn der Compiler dein Programm korrekt umsetzen könnte, dann würden
sogar bei jeder FALLENDEN Taktflanke deine Signale auf diese
Defaultwerte gesetzt.

Außerdem gehört in die Sensitivity list nur clock und reset_in.

Grüße
Klaus

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