VHDL Übergabe eines States

[Ivan G. (keinsmarterboy)]

Hi,
ich würde gerne ein State an ein Modul weitergeben und wollte fragen, ob 
es überhaupt geht und wie es gehen soll.
Habe nach paar unerfolgreichen Versuchen einen anderen Typen portiert 
und auf die States gemapt, was meiner Meinung nach eine unschöne Lösung 
ist.

Danke für die Hilfe!

Hier ein Beispiel, wie ich es mir ungefähr vorgestellt hatte:

entity StateMachine is
    Port ( state: in machine);
end StateMachine;

architecture Behavioral of StateMachine is
  type  machine is (START, IDLE, STOP);
begin
--Irgendwas
end StateMachine;

[Vancouver (Gast)]

Wenn du den machine-type in einem Package deklarierst und das 
einbindest, kannst du den Typ auch in der Portliste benutzen.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Vancouver schrieb:
> kannst du den Typ auch in der Portliste benutzen.
So wie es z.B. mit dem std_logic auch gemacht wird.
Ohne "use IEEE.STD_LOGIC_1164.all" wäre der schlicht unbekannt...