Hallo! Bin zwar ganz neu hier im Forum und auch im Bereich der Programmierbaren Logik eher ein Newbie, hoffe aber trotzdem auf eure Hilfe! Also ich habe folgendes Problem. Ich muss einen Verilog-IP-Core zum Teil auf VHDL portieren, wobei ich hier bei einige Module ändern muss. In der Testbench des Verilog-Cores wird hierbei direkt ein internes Register eines Verilog-Moduls gesetzt: im Modul: reg [7:0] memx [0:512]; aus der TB: modulX.memx[buffer] = adr[7:0]; Nun soll das Modul als Verilog-Modul erhalten bleiben, die TB muss ich auf VHDL portieren. Ich komme aber leider nicht darauf, wie ich direkt in VHDL im modulX.memx[buffer] den Wert adr[7:0] reinschreiben kann ... Vielen Dank fürs Lesen, ich hoffe es war nicht zu verwirrend :) Lg, Martin
AFAIK geht das in VHDL so nicht, weil du im Gegensatz zu Verilog keine hierarchieübergreifenden Zuweisungen machen kannst.
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