Probleme mit Zähler

[Justus B. (justus_b)]

Hallo,
ich soll einen Zähler realisieren, welcher sowohl hoch, als auch runter 
zählen kann bis zu einem voreingestellten Wert. Also z.b 
0,1,2,3,4,5,1,2,3,4,5,1....
Im folgenden ist mein Entity Code:

library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

use IEEE.Numeric_STD_UNSIGNED.ALL;

entity counter_3bit is
    Port ( clk : in STD_LOGIC;
           rst : in STD_LOGIC;
           enb : in STD_LOGIC;
           dir : in STD_LOGIC;
           ceil : in STD_LOGIC_VECTOR (2 downto 0);
           count : out STD_LOGIC_VECTOR (2 downto 0));
end counter_3bit;

architecture Behavioral of counter_3bit is
    signal next_count : std_logic_vector (2 downto 0);

begin
   
    sync_process: process (clk, rst)
    begin
        if rst = '1' then
            count <= (others => '0');
        elsif rising_edge(clk) then
            count <= next_count;
        end if;
    end process;


comb_process: process (enb, dir, ceil, count)
begin
       if enb = '1' then
        if dir = '1' then  -- Zählen aufwärts
            if count < ceil then
                next_count <= count + 1;
            else
                next_count <= "001";  
            end if;
        else  
            if count > "000" then
                next_count <= count - 1;
            else
                next_count <= ceil;  
            end if;
        end if;
    else
        next_count <= count;  -- Keine Änderung, wenn deaktiviert
    end if;
end process;

Meine Testbench folgt :

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use std.env.finish;

entity counter_3bit_tb is
end counter_3bit_tb;

architecture Behavioral of counter_3bit_tb is
    component counter_3bit
        port (
            clk : in std_logic;
            rst : in std_logic;
            enb : in std_logic;
            dir : in std_logic;
            ceil : in std_logic_vector(2 downto 0);
            count : out std_logic_vector(2 downto 0)
        );
    end component;

    constant CLK_PERIOD : time := 10ns; -- Periodendauer fuer clk
    signal clk_count : integer := 0; -- Zaehler fuer durchlaufene Taktzyklen
    signal clk, rst, dir, enb : std_logic;
    signal ceil, count : std_logic_vector(2 downto 0);
begin
    DUT: counter_3bit port map(
        clk => clk,
        rst => rst,
        enb => enb,
        ceil => ceil,
        dir => dir,
        count => count
    );

    -- Taktgenerator mit Zaehler fuer Taktzyklen
    clk_generator: process begin
        clk <= '0';
        wait for CLK_PERIOD/2;
        clk <= '1';
        wait for CLK_PERIOD/2;
        clk_count <= clk_count + 1; -- Taktzyklen zaehlen
    end process;

    -- Den Zaehler testen
    test_process: process(clk_count) is begin
        case clk_count is
            ----------------------
            -- enb testen
            ----------------------
            when 0 => -- Vor der ersten Taktlanke
                rst <= '1', '0' after 2ns; -- DUT zuruecksetzen, count ist 0
                enb <= '1'; -- enable 1 setzen
                dir <= '1'; -- dir 1 setzen (vorwaerts)
                ceil <= "111"; -- ceil auf 7 setzen
            when 2 => -- nach zweiter Taktflanke
                 -- enb war 1, count muss 2 sein
                assert count = "010" report "enb test failed" severity failure;
                enb <= '0'; --enb 0 setzen;
            when 3 => -- nach dritter Taktflanke
                -- enb war 0, count muss immernoch 2 sein
                assert count = "010" report "enb test failed" severity failure;
            ----------------------
            -- ceil und dir testen
            ----------------------
            when 4 => -- nach [4] Taktflanke
                rst <= '1', '0' after 2ns; 
                enb <= '1'; 
                ceil <= "101"; -- ceil auf 5 setzten
                dir <= '1'; -- dir 1 setzen (vorwaerts)
            when 9 => -- nach [9] Taktflanke
                -- count muss nun 0->1->2->3->4->5->[1] sein
                assert count = "001" report "ceil test failed" severity failure;
                dir <= '0'; --dir low schalten (rueckwaerts)
            when 10 => -- nach [10] Taktflanke
                -- count muss nun 1->[5] sein (rueckwaerts)
                assert count = "101" report "ceil test failed" severity failure;
            when others => -- nichts tun
        end case;
    end process;
end Behavioral;

In Screenshot 11 ist zu sehen wie die Simulation aussehen muss, jedoch 
ist mein Problem jetzt, dass die Simulation einen Fehler bei assert 
count = "001" report "ceil test failed" severity failure gibt. Das 
heißt, dass der Zähler nicht auf die 1 zurücksetzt. Ich habe die Zeile 
auch mal rausgenommen un man sieht er resetet auf 0. Das anschließende 
runterzählen klappt wunderbar. Meine Simulation ist in Screenshot 12 zu 
sehen. Was mache ich falsch?

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Justus B. schrieb:
> Was mache ich falsch?
Ist dir klar, dass dein test_process zwei mal pro clk Periode aufgerufen 
wird? Da kann ich mir den einen oder anderen Seiteneffekt vorstellen. 
Bezeichnenderweise bleibt deine Simu dann auch an einemm völlig 
uninteressanten Punkt, nämlich bei der inaktiven Flanke stehen.

> Meine Simulation ist in Screenshot 12 zu sehen.
Zeig mal, wie sie aussieht, wenn sie nicht unterbrochen wird. Und lass 
dir doch einfach mal auch den next_count anzeigen.