SDR SDRAM Stromaufnahme bei Power-Down

[Steffen K. (botnico)]

Hallo,

beim Durchgehen von Datenblättern von SDR SDRAMs ist mir aufgefallen, 
dass die Dinger relativ viel Strom im Power-Down Mode ziehen. Die 
meisten liegen bei ca. 2 mA egal ob Self Refresh oder Power Down (Also 
Speicherinhalt geht verloren). Lediglich Micron hat bei manchen Chips 
wie dem MT48LC4M16A2 einen Low-Power Self Refresh Current von 0,5mA 
spezifiziert - allerdings nur in Stepping G, in Revision J ist das nicht 
mehr enthalten, der Self Refresh Current liegt hier sogar bei 3mA.
Ohne Self Refresh müsste die Stromaufnahme doch deutlich sinken?
Mich wundert das, denn heutzutage kommt diese Speichertechnik nur noch 
im Embeded Bereich zur Anwendung - und da ist die Ruhestromaufnahme 
manchmal nicht unwichtig.
Ein PSRAM wie dem APS512XXN-OBR-BG hat einen Deep Power Down Mode mit 
max. 40µA.
Weiss jemand warum die SDR SDRAMs bei Power Down so schlecht performen?

[Peter K. (chips)]

ich vermute mal, das ist wegen dem Yield - je größer der Datenblattwert 
definiert ist, desto geringer der Ausschuß

[Frank K. (fchk)]

Es ist halt alte Technik. Die Karawane ist weiter gezogen, und es lohnt 
sich nicht, am bestehenden Design etwas zu ändern. Für wen das ein 
Problem ist, der nimmt halt was anderes. So einfach ist das.

fchk

[Harald K. (kirnbichler)]

Steffen K. schrieb:
> Ohne Self Refresh müsste die Stromaufnahme doch deutlich sinken?

Und warum dann nicht einfach ... abschalten?

Der Sinn, DRAM mit Spannung zu versorgen, aber auf Refresh zu 
verzichten, der erschließt sich mir nicht so recht.

[Steffen K. (botnico)]

Nehmen wir an, der MC ist im Power Down und kann durch ein CAN-Event 
aufgeweckt werden. In diesem Zustand wird das SDRAM nicht benötigt.
Nach dem Wakeup erfolgt ein Reset, dann wird das SDRAM neu 
initialisiert.
Dem SDRAM den Saft abdehen bedeutet eine gesplittete VDD Plane mit 
P-MOSFET.

[Frank K. (fchk)]

Harald K. schrieb:

> Der Sinn, DRAM mit Spannung zu versorgen, aber auf Refresh zu
> verzichten, der erschließt sich mir nicht so recht.

Wenn Du VDD und VDDQ auf 0V setzt, dann vertragen die ganzen Pins am 
SDRAM nur maximal 0.3V. Heißt also: Du musst den kompletten Memory 
Controller im Prozessor abschalten und alle Pins entweder auf Hi-Z oder 
0V setzen. Ich bin mir nicht sicher, ob das immer so einfach geht.

Aber es ist ja auch kein Problem in der echten Welt. LPDDR 1, 2, 3 und 4 
sind längst erfunden.

fchk

[Steffen K. (botnico)]

Frank K. schrieb:
> Aber es ist ja auch kein Problem in der echten Welt. LPDDR 1, 2, 3 und 4
> sind längst erfunden.

Ich dachte die wurden dazu erfunden, bei weniger Spannung weniger Strom 
zu verbrauchen, auf Kosten der maximal möglichen Frequenz.
Verbrauchen die im Power-Down auch deutlich weniger als DDR?

[Frank K. (fchk)]

Steffen K. schrieb:
> Frank K. schrieb:
>> Aber es ist ja auch kein Problem in der echten Welt. LPDDR 1, 2, 3 und 4
>> sind längst erfunden.
>
> Ich dachte die wurden dazu erfunden, bei weniger Spannung weniger Strom
> zu verbrauchen, auf Kosten der maximal möglichen Frequenz.
> Verbrauchen die im Power-Down auch deutlich weniger als DDR?

MT46H64M32LF – 16 Meg*32 Bit*4 Banks Mobile LPDDR:

Deep power-down current: Address and control pins are stable; Data bus 
inputs are stable: IDD8=10μA

fchk

[Michi S. (mista_s)]

Steffen K. schrieb:
> denn heutzutage kommt diese Speichertechnik nur noch
> im Embeded Bereich zur Anwendung

Aber zu der Zeit, als diese Technik noch weiterentwickelt wurde, 
steckten die Riegel halt primär in PCs und ähnlichem, da wars relativ 
egal bzw. das komplett abschalten vmtl. weniger schwierig.