asynchroner fifo

[Rüd (endpenthode)]

Hallo in die Runde,
ich habe hier eine funktionierendes Design, welches einen asynchrones 
Fifo als Bindeglied zwischen einem schnellen A/D Wandler und einem Pic 
Controller realisiert.
Im Design ist ein CY7C421-15AC (512 x 9 asynchonos FIFO, 15ns).

Dieser Fifo ist obsolete und nicht mehr zu bekommen. Renesas hat zwar 
noch Fifos gelistet, sind aber auch alle obsolete.

Hat jemand eine Idee, oder einen Ansatz den asysnchronen FIFO mit was 
auch immer zu ersetzen?

Besten Gruß

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Rüd schrieb:
> den asysnchronen FIFO mit was auch immer zu ersetzen?
Wie schnell müsste "was auch immer" denn mindestens sein? Und wieviele 
Daten  müsste es puffern können?

[Nils S. (wall-e)]

Mouser hat etliche gelistet.
Ist da das passende Bauteil dabei ?

https://www.mouser.de/c/semiconductors/memory-ics/fifo/

[Adam P. (adamap)]

Lothar M. schrieb:
> Wie schnell müsste "was auch immer" denn mindestens sein? Und wieviele
> Daten  müsste es puffern können?

Wenn ich es dem Datenblatt richtig entnehme, ist der CY7C4201-25JC eine 
nummer "kleiner" und "bissel langsamer".

Je nach Anforderung, wäre das evtl. eine Alternative?
Bei DigiKey wären noch 13.031  gelistet.

[Nils S. (wall-e)]

Den Fifo könnte man auch durch ein Dual-Port SRam ersetzen. Die erlauben 
den asynchronen Zugriff auf den gleichen Speichebereich über zwei 
getrennte Ports. Dort könnte man z.B. einen Ringspeicher einrichten und 
beide Parteien können die Daten unabhängig Schreiben und Lesen. Das 
benötigt natürlich auf beiden Seiten einen Adresszähler.
Viele FPGAs haben genau so welche schnellen SRAM-Blöcke und 
entsprechende Adresszähler in der Logik implementiert.
Genau so ein Projekt (Digitaloszi) habe ich vor langer Zeit mit einem 
FPGA von Lattice realisiert. Der AD-Wandler schaufelt die Daten mit 
maximaler Geschwindigkeit rein und der PC holt die Daten über den 
USB-Port gemütlich ab.