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Forum: FPGA, VHDL & Co. Was produziert Xilinx und welche Quellen nutzt ModelSim ?


Autor: Pfälzer (Gast)
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Ich habe folgendes Verständnisproblem: Wenn ich ein schematic design in 
der ISE anlege und dann eine Synthese durchführe, muss ja eine Art HDL 
erzeugt werden, die das schematic beschreibt. Im allereinfachsten Fall 
ist das ja nur ein wrapper für weitere files. In welcher Form passiert 
das?  Ich habe gesehen, daß immer Verilogdateien entstehen, die auch 
überschrieben werden, wenn ich neu übersetze.

Ich möchte jetzt gerne einige dieser Blöcke im Ganzen durchsimulieren - 
wie kann ich das tun? Ich benutze normalerweise immer VHDL und mein 
Simulator kann auch nur VHDL simulieren. Kann man irgendwie steuern, daß 
dort nicht Verilog erzeugt wird?  Das einzige, was ich sehe, ist die 
Einstellung der Sprache, wenn ich das "view functional model" aktiviere. 
Muss ich so vorgehen und das alles per Hand erzeugen lassen?


Jetzt kommt gleich die nächste Frage:

Für die Simulation habe ich mit Xilinx ein komplettes Modell auch mit 
timing Informationen erzeugen lassen. Beim Übersetzen in Modelsim geht 
alles glatt, es erscheinen aber für die Primitiven immer *.v-Dateien als 
Quellen, was auf Verilog schließen lässt.

Ist das in Ordnung so?

Autor: Xenu (Gast)
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In den Einstellungen für "Implement Design" unter "Simulation Model 
Properties" kannst Du "Simulation Model Target" von Verilog auf VHDL 
umstellen.

Autor: Pfälzer (Gast)
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Ja, das habe ich getan, dennoch compiliert er z.B. die DCMs immer noch 
als *.v. (?)  Allerdings habe ich nun die *.vhf - files vorgefunden, die 
offenkundig die temporären HDLs sind.

Gibt es eigentlich irgendwo in der Xilinx Doku einen Paragraphen, wo das 
mal systematisch ausgeführt ist, welches Tool unter welchen 
Randbedingungen was erzeugt?

Autor: Axel (Gast)
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Es gibt eine Darstellung, wie die Toolchain aufgebaut ist. Dort ist auch 
zu ersehen, welche files erzeugt werden.

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