Hi Leute,
habe zwar lange nicht mit VHDL und Gernerics gearbeitet, denke jedoch
das ich alles richtig gemacht habe. Modelsim compiliert alles , gibt
jedoch folgenden Fehler beim Laden der Simulation aus:
Fatal: (vsim-3350) Generic 'data_width' has not been given a value.
Zu meinem Code folgendes, ich binde eine Komponente in eine Testbench
ein. Die Entität befindet sich in einer extra Datei, und zwar so:
1 | entity XXX is
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2 | generic (
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3 | data_width : integer;
|
4 | addr_width : integer);
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5 | port(
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6 | usw.
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Die Komponente dann in die Testbench,
1 | component XXX is
|
2 | generic (
|
3 | data_width : integer;
|
4 | addr_width : integer);
|
5 | port (
|
6 | usw.
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und die Instanziierung:
1 | i_XXX : XXX
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2 | generic map (
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3 | addr_width => 16,
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4 | data_width => 16)
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5 | port map (
|
6 | usw.
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Ich weiß leider nicht wo das Problem liegt. Gebe ich der Entität
Defaultwerte, tritt dieser Fehlr nicht auf, jedoch werden diese
Defaultwerte auch nicht von den Parametern der Instanziierung
überschrieben (wie es dann eig. sein sollte). Defaultwerte in der
Deklaration geben auch die genannte Fehlermeldung. Die ISE generiert das
Bitfile ohne Probleme, nur Modelsim hat ein Problem mit der Simulation.
Muss ich etwa ein Post-X-Simulationmodell generieren um das ganze
simulieren zu können?
Grüße Achim