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Forum: FPGA, VHDL & Co. Matrix in VHDL


Autor: Paul Jensen (Gast)
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Hallo,
ich würde gern eine Matrix in VHDL erzeugen und diese dann als Konstante 
mit Werten zu füllen. (ein Beispiel ist im Angehang)

Die Matrix erzeuge ich über die Definition eines neuen Types ->
type matrix is array (0 to 7, 0 to 15) of bit_vector(15 downto 0);

und fülle diese dann als constant mit Werten (16 Bit Vektoren).

Doch wenn ich es versuche zu compilieren spuckt mir ModelSim immer 
folgenden Fehler aus ->

Beispiel.vhd(177): Cannot resolve indexed name as type 
ieee.std_logic_1164.std_logic_vector.

So wie ich das verstehe, meint der Compiler die Werte in der Matrix 
seien keine 16Bit Vektoren und passen somit nicht auf meine 16 Bit 
breite Output-Leitung.

Ich würde mich freuen, wenn mir jemand helfen könnte.

MfG Paul

Autor: help (Gast)
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Versuch mal

type matrix is array (0 to 7, 0 to 15) of std_logic_vector(15 downto 0);

Autor: Paul Jensen (Gast)
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Hallo,
auch da sieht man den Wald vor lauter Bäumen mal wieder nicht ;)
Vielen Dank jetzt gehts prima.

Paul

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