eigene Daten/Steuerregister erstellen

[noname (Gast)]

Wie bekomme ich es am leichtesten hin, im FPGA ein kleines Register zu 
erstellen, in dem ich Daten zum lesen/schreiben ablegen kann, die ich 
von Außen einlese?

Ich wollte das mit einer Adresse machen. Z.B.:

Ich übertrage vom µC zum FPGA ein Adressbyte und nachfolgend ein 
Datenbyte, über die zusätzliche R/W Steuerleitung weiß der FPGA, ob es 
einen Lese,- oder Schreibbefehl handelt.

Wenn nach einem Adressbyte ein Datenbyte folgt möchte ich das ganze im 
FPGA abspeichern, um dann später diese Daten für weitere Vorgänge im 
FPGA verwenden, in dem ich auslese, was auf der Adresse für ein 
Datenbyte gespeichert ist. Bis jetzt habe ich ca. 16-20 Bytes, die ich 
auf diese Art abspeichern möchte (viel mehr sollten es auch nicht 
werden). Kann mir da jemand was empfehlen, wie man sowas organisiert 
ohne IP Core für irgendwelche Speicherarten verwenden zu müssen?

Adr      data
0x00     0x55
...
...
0x07     0x0A

[Kest (Gast)]

  if (wr_n= '0') then
          case address is
            when x"00"   =>  Reg_0x00 <= write_data;
            when x"01"   =>  Reg_0x01 <= write_data;
            when x"02"   =>  Reg_0x02 <= write_data;
          end case;
   end if;

so oder so ähnlich (mit lesen entsprechend umgekehrt)

Dabei sind address und Reg_0x0x einfach std_logic_vector(7 downto 0)


Kest

[noname (Gast)]

Oh man :D
An sowas dachte ich auch die ganze Zeit, aber das Mittagessen hat wohl 
die Hirnmasse verdrängt.

Danke!

[Cheru (Gast)]

schöner wäre es wenn das Register in einem Array stehen würde, dann 
müsstest du nicht für jeden Fall einen case definieren..

[noname (Gast)]

Habe bis jetzt mit Array' (in VHDL) nichts zu tun gehabt. Gibt es online 
was, was gut beschrieben ist?

[Cheru (Gast)]

Ich wüsste jetzt leider auch nichts, aber ev. kann dir mein Code, denn 
ich mal für ein Registerfile entwickelt habe, weiterhelfen:

entity reg_file is
  
  generic (
    registers_g : integer := registers_c);

  port (
    clk_i             : in  std_ulogic;
    res_i             : in  std_ulogic;
 
    reg_idx_i       : in  reg_idx_t;
    clk_en_reg_file_i : in  std_ulogic;
    
    reg_i             : in  data_vec_t;
    reg_o             : out data_vec_t);

end reg_file;

architecture rtl of reg_file is
   type    aRegisterFile is array (registers_g - 1 downto 0) of data_vec_t;
   signal  RegisterFile : aRegisterFile;
begin  -- rtl

   RegisterFileRead  : process(RegisterFile, reg_idx_i) is
   begin
      if (reg_idx_i = -1) then 
         reg_o <= (others => 'X');
      else
         reg_o <= RegisterFile(reg_idx_i); 
      end if; 
   end process RegisterFileRead;

   RegisterFileWrite : process (clk_i, res_i) is
   begin
       --Reset
      if (res_i = '0') then
        for i in 0 to registers_g - 1 loop
              RegisterFile(i)    <= (others => '0');
         end loop;
      --Clock
      elsif (clk_i'event AND clk_i = '1') then
  if (clk_en_reg_file_i = cActivated) then
    if (reg_idx_i = -1 or reg_a_idx_i >= registers_g) then
          report "Index - Decode Fehler" severity faiulure;
        else
           RegisterFile(reg_idx_i) <= reg_i;
         end if;
     end if;
   end if;
   end process RegisterFileWrite;

end rtl;

[noname (Gast)]

Ok, habe alles brav hinbekommen :) war doch leichter als ich dachte und 
mal wieder was dazugelernt.

[Kest (Gast)]

Ein Array ist nicht unbedingt von Vorteil. Denn es gibt Fälle wo nur 
Read-Only oder Write-Only Register verwendet werden sollen. Da muss man 
es dann doch mit case alles schreiben

Kest

[Cheru (Gast)]

für Readonly wären wohl ROM Elemente (die man aus Blockrams generieren 
kann) am besten, fall im FPGA welche vorhanden sind.


Aber wann braucht man WriteOnly Register?

[noname (Gast)]

In Xilinx gibt es fertigen Cores für RAMs, ROMs etc. Darauf wollte ich 
verzichten. Ein array reicht mir völlig aus, da ich es zum Ablegen von 
Steuer,- und Statusbytes brauche.

[TheMason (Gast)]

>Aber wann braucht man WriteOnly Register?

ich würde mal vermuten das man das braucht wenn man ressourcen sparen 
möchte (man braucht dann nur noch einen mux statt zwei), und wenn der 
registerinhalt woanders vorgehalten wird (z.b. in einem uC).
readonly muß ja nicht nur rom sein, können ja auch statusregister sein 
:-)

[Cheru (Gast)]

Ahh danke ist klar, ich hatte bei der Frage wohl nen Knoten im Kopf ;)