Hallo zusammen, bin neu in der VHDL programmierung und habe da ein Problem. Ich möchte aus zwei funktionierenden Komponente ein neues zusammensetzen. Nun bekomme ich während der Simulation die rote gerade mit 'U' als wären die signale nicht initialisiertam Ausgang. Kann mir bitte jemand da weiterhelfen ? Hier mein Code: library ieee; use ieee.std_logic_1164.all; entity bshift_PNGEN7 is port( clock : in std_logic; reset : in std_logic; pntrigOut: out std_logic; bspntrig : out std_logic; bspnOut : out std_logic ); end entity bshift_PNGEN7; architecture bshift_PNGEN7_arch of bshift_PNGEN7 is component PNGEN7 port( clock : in std_logic; reset : in std_logic; pntrig : out std_logic; pnser : out std_logic ); end component; component bshift port( clock : in std_logic; reset : in std_logic; seed : in std_logic; bstrig : out std_logic; sregOut: out std_logic ); end component; signal s_clk : std_logic; signal s_rst : std_logic; signal s_pntrig : std_logic; signal s_pnser : std_logic; signal s_seed : std_logic; signal s_sregOut: std_logic; begin seq_gen: PNGEN7 port map( clock => s_clk, reset => s_rst, pntrig => pntrigOut, pnser => s_pnser ); shifted: bshift port map( clock => s_clk, reset => s_rst, seed => s_pnser, bstrig => bspntrig, sregOut=> bspnOut ); end architecture bshift_PNGEN7_arch;
Du hast vergessen, clock auf s_clk und reset auf s_rst zu legen... -- stefan
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