Modelsim XE 6.2 // synthesis_translate_on/off

Johnsn wrote:
> Verzichte einfach auf die Coregen-Files. Mit der numeric_std Bibliothek
> und den unsigned/signed Typen erreicht du genau dasselbe!
Nein.

1. Der Coregen läßt dir die Wahl, ob du den Multiplizierer aus LUTs oder 
aus den 18x18 Blockmultiplizierern aufbauen willst.

2. Du kannst die Pipelinetiefe einstellen. OK, ich weiss nicht, ob man 
das irgendwie mittels VHDL-eigenen Mitteln auch bei solchen Funktionen 
hinbekommt...

@Seb
Du bist übrigens nicht der Erste, dem diese Fehlermeldung begegnet.
http://www.fpga-faq.com/archives/116725.html#116732
Dummerweise gab es da überhaupt keine Antwort...

> Meine Frage: Weiß jemand, wie mit den Zeilen --synthesis
> translate_on/off umgegangen werden muss?
Einfach drinnen lassen.

 -- stefan

Johnsn wrote:
> Ob LUT (und ob pipelined) oder Block kannst du genauso auch in den
> Synthese-Optionen einstellen.

Die Optionen kannte ich nicht, danke!

Die Kodierung (aus: XST User Guide, 8.1i) läßt dann auch eine einfache 
Verlängerung der Pipe zu; einziger Wermutstropfen ist, dass keine 
Hardware-Multiplizierer verwendet werden können. Das ist dann doch eine 
starke Einschränkung, leider.

1

process (clk)

2

begin

3

 if (clk'event and clk='1') then

4

  a_in <= A; b_in <= B;

5

  mult_res <= a_in * b_in;

6

  pipe_1 <= mult_res;

7

  pipe_2 <= pipe_1;

8

  pipe_3 <= pipe_2;

9

  MULT <= pipe_3;

10

 end if;

11

end process;

 -- stefan

> ...dann muss wohl der FAE ran :o)
Ich stehe gerade auf dem Schlauch :)

Übrigens, aus: XST User Guide, 8.1i, p.335
> The Translate Off (TRANSLATE_OFF) and Translate On (TRANSLATE_ON)
> directives can be used to instruct XST to ignore portions of your VHDL or
> Verilog code that are not relevant for synthesis; for example, simulation
> code. The TRANSLATE_OFF directive marks the beginning of the section to be
> ignored, and the TRANSLATE_ON directive instructs XST to resume synthesis
> from that point.

 -- stefan