Hallo! Ich habe ein Programm geschrieben in VHDL, das asynchron läuft, also zustandsgesteuert ohne Clock. Jetzt kam ein Schaltungsteil dazu, der synchron läuft. Die Ausgänge dieses Schaltungsteils ändern jeweils nur bei einer Clockflanke den Zustand. Jetzt ist die Frage, ob ich beide Programmteile problemlos mischen kann, oder ob ich alles auf taktgesteuert umprogrammieren sollte.
@ Dieter >Jetzt ist die Frage, ob ich beide Programmteile problemlos mischen >kann, Wahrscheinlich nicht. > oder ob ich alles auf taktgesteuert umprogrammieren sollte. Das ist in 99% aller Fälle besser. FPGAs sind auf synchrone Schaltungstechnik ausgelegt. MfG Falk
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