Hallo zusammen, ich bin wirklich blutiger anfänger und wir bauen an der uni eine logik, die im grunde ein oszi mit vga ausgang darstellt. wir haben da unter anderem folgende fragen: wie können wir auf dem fpga ein global reset auslösen? Wir müssen ja zur synchronisation manche werte instanziieren. die lösung per reset-button kann ja nicht das wahre sein, oder? wenn ihr code oder adressen habt, wo so ein projekt schon umgesetzt wurde, immer mal her damit, das könnte einige probleme ersparen... falls diese frage hier im forum schon irgendwo aufgetaucht ist - und dessen bin ich mir sicher - tuts mir leid, aber ich konnte es nicht finden. mfg, Henning
@ Henning (Gast) >ich bin wirklich blutiger anfänger und wir bauen an der uni eine logik, >die im grunde ein oszi mit vga ausgang darstellt. Ob das das richtige für blutige Anfänger ist? Da gibts ja noch mehr Blut . . . ;-) >wir haben da unter anderem folgende fragen: >wie können wir auf dem fpga ein global reset auslösen? Wir müssen ja zur >synchronisation manche werte instanziieren. die lösung per reset-button >kann ja nicht das wahre sein, oder? ??? Ein globales Reset ist eigenlich nur bei der Konfiguration des FPGAs notwendig, das macht der FPGA allein (bzw. der JTAG-Programmieradapter). MfG Falk
tja, die aufgabe haben wir uns nicht selber gestellt... aber wir kommen voran... die kernfrage ist: wie kann ich signale mit startwerten belegen?
> die kernfrage ist: wie kann ich signale mit startwerten belegen?
Indem man den Initialisierung eines Signals verwendet:
signal TT : std_logic_vector(3 downto 0) := "0010";
>Indem man den Initialisierung eines Signals verwendet: >signal TT : std_logic_vector(3 downto 0) := "0010"; ist das nicht nur für die simulation gültig? oder habe ich etwas verpasst? ;)
Bei FPGAs (allen?) ist das auch für die Synthese gültig, allerdings bauen die meisten Entwickler trotzdem zusätzlich noch einen asynchronen Reset ein.
@ Andreas Schwarz (andreas) >Bei FPGAs (allen?) ist das auch für die Synthese gültig, allerdings Das kommt auf das Synthesetool drauf an! Die alten ISE Versioenn von Xilinx bis 7 oder 8 haben die Initialwerte für die Synthese ignoriert! >bauen die meisten Entwickler trotzdem zusätzlich noch einen asynchronen >Reset ein. Mach ich selten, da (bei Xilinx) alles implizit auf Null initialisiert wird. Und meine Logik ist pratisch immer so gestrickt, dass sie sich aus illegalen Zuständen meist von allein wieder "auf den rechten Pfad" bringt. Z.B. indem bei States Machines als Default immer in den Startzustand gesprungen wird. etc. Dadurch bleibt die Logik nicht hängen, es gibt schlimmstenfalls kurze Störungen in der Datenübertragung. MfG Falk
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