Hallo Leute! Wenn man ein VHDl_Model erstellt hat, dann erzeugt man auch ein UCF-File, damit die Ports der Entity den tatsächlichen Pins zugewiesen werden. Z.B: Net sys_clk_pin LOC=AE14; Net sys_clk_pin IOSTANDARD = LVCMOS33; Net sys_rst_pin LOC=D6; Net sys_rst_pin PULLUP; ## System level constraints Net sys_clk_pin TNM_NET = sys_clk_pin; TIMESPEC TS_sys_clk_pin = PERIOD sys_clk_pin 10000 ps; Net sys_rst_pin TIG; ## IO Devices constraints #### Module RS232_Uart constraints Net fpga_0_RS232_Uart_RX_pin LOC=W2; Net fpga_0_RS232_Uart_RX_pin IOSTANDARD = LVCMOS33; Net fpga_0_RS232_Uart_TX_pin LOC=W1; Net fpga_0_RS232_Uart_TX_pin IOSTANDARD = LVCMOS33; Nun wollte ich fragen, ob es hierzu einen Standard gibt oder eine art Dokumentation, in welcher steht, was man mit den Pins alles anstellen kann? Z.B. Der Reset-Eingang wird als Pullup definiert. Könnt ihr mir bitte ein paar Tipps geben. Danke Tschüss Martin
Ein tieferer Blick in das Datenblatt des Bausteines sollte schon male weiterhelfen
@ Martin (Gast) >Wenn man ein VHDl_Model erstellt hat, dann erzeugt man auch ein >UCF-File, damit die Ports der Entity den tatsächlichen Pins zugewiesen >werden. Ja, UCF heisst User Constrain File, legt also die anwenderspezifischen Eigenschaften von Pins/Signalen fest. >Nun wollte ich fragen, ob es hierzu einen Standard gibt oder eine art >Dokumentation, in welcher steht, was man mit den Pins alles anstellen >kann? Im Datenblatt des FPGAs bzw. in der Doku von ISE, da gibt sein User Constraints Guide als PDF. MfG Falk
Google oder Xilinx, Stichwort: Constraints Guide.pdf Da steht so ziemlich alles...
Hast du bei Google mal Constraints Guide.pdf eingegeben? Also in den ersten 2 Seiten taucht da nix vernünftiges auf! (Als erster Treffer aber dein Beitrag)
Für die Leute mit extremer Googledysfunktionistis. http://toolbox.xilinx.com/docsan/xilinx92/books/docs/cgd/cgd.pdf MfG Falk
Hallo Leute! Danke für die Hilfe. Ich habe mich jetzt etwas damit beschäftigt und noch ein paar Fragen: Net fpga_0_RS232_Uart_RX_pin LOC=W2; Net fpga_0_RS232_Uart_RX_pin IOSTANDARD = LVCMOS33; Net fpga_0_RS232_Uart_TX_pin LOC=W1; Net fpga_0_RS232_Uart_TX_pin IOSTANDARD = LVCMOS33; net ssenable_pin loc=AA24; net ssenable_pin IOSTANDARD = LVCMOS18 net ssclkout_pin loc=AC25; net ssclkout_pin IOSTANDARD = LVCMOS18 net ssdata_pin loc=AC24; net ssdata_pin IOSTANDARD = LVCMOS18 Die Pins ssenable_pin, ssclkout_pin, ssdata_pin haben laut OSZI eine Ausgangsspannung von ca. 4V Ich selbst habe jetzt wie oben gezeigt die drei Zeilen net ssenable_pin IOSTANDARD = LVCMOS18 net ssclkout_pin IOSTANDARD = LVCMOS18 net ssdata_pin IOSTANDARD = LVCMOS18 eingefügt. Der Code wurde synthetisiert und runtergeladen, aber es hat sich an der Ausgangsspannung der einzelnen Pins nichts verändert. Dumme Frage: Warum? Ich bin euch für eure Hinweise dankbar. Tschüss Martin
@ Martin (Gast) >Die Pins ssenable_pin, ssclkout_pin, ssdata_pin haben laut OSZI eine >Ausgangsspannung von ca. 4V Das ist ein wenig viel. Die Spartan FPGAs vertragen normalerweise max. 3.6V IO-Spannung. Ist dein Tastkopf in Ordnung und das Oszi richtig eingestellt? >Ich selbst habe jetzt wie oben gezeigt die drei Zeilen >net ssenable_pin IOSTANDARD = LVCMOS18 >net ssclkout_pin IOSTANDARD = LVCMOS18 >net ssdata_pin IOSTANDARD = LVCMOS18 >eingefügt. >Der Code wurde synthetisiert und runtergeladen, aber es hat sich >an der Ausgangsspannung der einzelnen Pins nichts verändert. >Dumme Frage: Warum? Weil die Einstellung des IO-Standards nur intern ein paar Sachen konfiguriert, aber nicht die Versorgungsspannung der IOs. Diese bestimmt, welche Spannung aus den IOs kommt. Wenn man also 1.8V CMOS haben will, muss man 1.8V IO-Spannung anlegen. MFG Falk
Es sind doch nur 3,3V. Mein Technikerauge ist heute nicht besonders scharf. Ich beschäftige mich momentan mit dem Virtex4 FPGA XC4VFX12. Also, ich habe mir das ML403-Board zugelegt. Auf dem Board selbst sind ja ne Menge Speicherelemente SRAM, FLASH usw. Der FPGA selbst hat ja BRAM eingebaut oder besitz er auch internes Flash? Leider kenne ich mich bei der Hardware nicht ganz so aus. Tschüss Martin
@ Martin (Gast) >Ich beschäftige mich momentan mit dem Virtex4 FPGA XC4VFX12. Das ist schon ein ziemlich guter Baustein! >Der FPGA selbst hat ja BRAM eingebaut oder besitz er auch internes >Flash? Nein. > Leider kenne ich mich bei der Hardware nicht ganz so aus. Dann solltest du die Datenblätter studieren. Ist zwar ne menge Holz, aber s ist ja auch ein grosses und leistungsfähiges FPGA. MFG Falk
Ich weiß. Das mit den Datenblättern bleibt nicht aus. Aber es kann nicht schaden, wenn man sich im Vorhinein ein paar Infos holt, weil man sich dann auch mit den Datenblättern etwas leichter tut. Korrigiert mich bitte, wenn ich mich täusche: Schaltet man das FPGA-Board ein, so wird der Inhalt des Flashes, welcher sich extern befindet in das BRAM kopiert. Das VHDL-Model befindet sich dann im BRAM. Stimmt es, dass die VIRTEX5-FPGAs internes Flash besitzen? Danke für eure Antworten und eure Geduld. Tschüss Martin
@ Martin (Gast) >Korrigiert mich bitte, wenn ich mich täusche: >Schaltet man das FPGA-Board ein, so wird der Inhalt des Flashes, welcher >sich extern befindet in das BRAM kopiert. Das VHDL-Model befindet sich >dann im BRAM. Nein. Beim Einschalten wird die KONFIGURATION vom externen FLASH in den KONFIGURATIONSSPEICHER des FPGA geladen. Das hat mit den BRAMs nichts zu tun. Logisch gesehen befindet sich dann die VHDL-Beschriebung im FPGA, aber das ist die SYNTHETISIERTE VErsion. >Stimmt es, dass die VIRTEX5-FPGAs internes Flash besitzen? Nein. Das hat nur Spartan3 NV. MFG Falk
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