Hallo ich arbeite mich gerade in VHDL ein, dazu habe ich ein Code. Leider lässt sich dieser nicht compelieren. Kann mir jemand helfen? ----------------------- Code: library IEEE; use IEEE.std_logic_1164.all; entity led is port ( F15 : out std_ulogic; LED : out bit ); end led; architecture led_arch of led is constant CLOCK_PERIOD: time := 10000000 us; begin CLOCK_GENERATION: process begin F15 <= '0'; wait for CLOCK_PERIOD/2; F15 <= '1'; wait for CLOCK_PERIOD/2; end process; led <= f15; end led_arch; ------------------- Fehler: Error (10613): VHDL syntax error at led.vhd(26): experienced unexpected end-of-file -- translate_off synthesis directive must have matching translate_on synthesis directive
Hi, die Fehlermeldung passt irgendwie nicht zu Deinem Code, ich sehe jedenfalls keine translate_off Anweisung oder hast Du die rausgenommen? Der Code ist im übrigen nicht Synthese-fähig, sollte aber durch Compiler und Simulator durchgehen.
Wie müsste ich den code verändern damit bei mir einfach nur eine LED mit 1HZ blinkt? (Frequenz ist im Prinzip egal)
Bei diesem Code wird nichts blinken -- das ganz lässt sich nicht synthetisieren. Kest
Du kannst nicht einfach Zeiten vorgeben. Woher soll der FPGA oder was auch immer denn wissen wie lange eine µs ist? Er müsste denn ja einen zähler generieren, der den Takt entsprechend runterteilt. besser wäre wait for clock'event and clock=1 wenn du einen wirklichen clock hast.
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