Hallo zusammen, bei meinem laufenden Projekt soll u.a. ein S/PDIF Reciever / Recorder implementiert werden. Ein extra Decoder Chip soll dafür nicht verwendet werden, weil bereits ein FPGA Spartan 3 1000 vorhanen ist und eine USB Verbidung zum PC realisiert ist. Folgendes Ziel soll erreicht werden: ====================================== Extrahieren der benötigten Audio Daten aus dem S/PDIF Datenstrom, so dass ein normaler AC3 Software Decoder auf dem PC das File abspielen kann. Also KEINE Dekompression bzw. D/A Wandlung per Hardware. Das Abspielen geschieht auf dem PC. 1. Wandlung S/PDIF coax auf Eingangspegel F/PGA =============================================== Eine Schaltung zur Wandlung von S/PDIF auf TTL habe ich bereits 2. Containerformat S/PDIF ========================== Die allgemeine Kenntnisse bzgl. Frame Format Taktrückgewinnung usw. sind mir klar. Wenn z.B. eine 48000 Hz Übertragung stattfindet dann gilt: 2 Kanäle * (32 Bit=Subframe)* 48000 = 3,072 MBit=Brutto Übertragungsrate werden 16 bit je Sample / Frame übertragen dann ist die Netto Datenrate ca. 1,5 MBit. Innerhalb dem Transport Conainer S/PDIF ist nun ein komprimiertes Dolby Digital Signal enthalten. z.B. 448 KBit Netto Datenrate Meine Fragestellung: ===================== Wie sind die Daten des AC3 Signalstromes auf den S/PDIF Conainer verteilt. Soweit ich weiß werden die echten Nutzdaten 448 KBit immer wieder unterbrochen und der S/PDIF Datenstrom mit mit Null gefüllten Frames aufgefüllt oder so ähnlich. An dieser Stelle komme ich nicht weiter. Werden die null gefüllten Frames als Error gekennzeichnet, also als vom Empfänger nicht zu verwenden oder wie geht das ? Hab jetzt schon viel Zeit mit diesem Teilbereich rumgemacht ohne wirklich weiter zu kommen und bin für jede Hilfestellung dankbar. Das tollste wäre natürlich, wenn jemand ein Projekt kennt das meinem gleicht oder ähnelt. Auf Opencores.org hab ich bereits den VHDL Code für einen S/PDIF Reciever gefunden, die Doku ist mir allerdings keine Hilfe. Herzlichen Dank Gruß vom FPGA-Fragenden
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