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Forum: FPGA, VHDL & Co. VDHL PORT MAP Nutzung


Autor: Fried (Gast)
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Hi und frohes neues Jahr!
Habe wohl einen Knoten im Hirn bzgl. VHDL, PORT MAP.
Der Altera SOPC Builder erzeugt für's SDRAM ein Signal
zs_ba_from_the_sdram : STANDARD_LOGIC_VECTOR(1 downto 0).
Ich möchte es in der PORT MAP Liste mappen auf zwei einzelne Signale
SDRAM_BA_0 und SDRAM_BA_1 vom Typ STANDARD_LOGIC.
Geht das so nicht? Compiler meckert!

Autor: Falk Brunner (falk)
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@ Fried (Gast)

>SDRAM_BA_0 und SDRAM_BA_1 vom Typ STANDARD_LOGIC.
>Geht das so nicht? Compiler meckert!

Logisch, zwei Einzelsignal kann man nicht in der Port map als einen 
Vektor verwenden. Eher so

signal tmp: std_logic_vector(1 downto 0);

--

tmp <= SDRAM_BA_1 & SDRAM_BA_0;

--

port map
( ba_from_the_sdram => tmp,


MFG
Falk

Autor: Fried Vissel (tich)
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Danke, eigentlich völlig klar wenn man gründlich drüber nachdenkt.
Da die Signalnamen für das DE2 Board (Pin Zuordnung) außerdem als 
.csv-Datei vorliegen, ist es einfach die Änderungen dort vorzunehmen, 
also
DRAM_BA_O -> DRAM_BA[0] und DRAM_BA_1 -> DRAM_BA[1].
Aber die einfache Lösung sieht man ja häufig erst nach langem Fummeln..

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