Hallo, ich kenne mich mit VHDL nicht so aus daher folgende hoffentlich einfache Frage: Ich möchte einen Eingang mit 64 Bit mit "Most Significant BIT left" definieren. Dann möchte ich einzelen Bits vertauschen und das einer neuen Variable zuweisen. Nach dem Motto Eingang Bit 3 gleich Variable Bit 19 usw. bis alle Bits neu zugewiesen sind. Diese Variable mit 64 Bit möchte ich nun als Block mit jeweils 4 Bit neuen Variablen die nur 4 Bit groß sind und auch das Format "MSB-left" haben zuweisen. dadurch habe ich am Ende 14 Variablen V1 - V15 die 4 Bit groß sind. Hat da jemand eine Lösung? Gruß Michael
@ Michael (Gast) >Ich möchte einen Eingang mit 64 Bit mit "Most Significant BIT left" >definieren.
1 | meine_variable : in std_logic_vector(63 downto 0); |
2 | |
3 | signal vertauscht : std_logic_vector(63 downto 0); |
4 | signal neu : std_logic_vector(63 downto 0); |
5 | |
6 | vertauscht(3) <= meine_variable(19); |
7 | neu(3 downto 0) <= vertauscht(63 downto 60); |
>Hat da jemand eine Lösung?
Was willst du mit der Lösung anfangen, wenn du diese elementaren
Grundlagen nicht beherrschst?
MfG
Falk
Hallo Falk, besten Dank für die Info! Ich fange erst gerade an. Gruß Michael
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