Ich hab mal irgendwo gelesen, dass es eine Möglichkeit gibt Passagen im VHDL-Code so zu markieren, daß sie nur für die Simulation berücksichtigt werden (Ähnlich wie bedingte Compilierung in C mit #ifdef). Leider find ich das nicht wieder. Kenn jemand die entsprechende Anweisung?
Gibts denn auch ein Statement für simulation_off?? Währe in machen Designs echt guuut zu gebrauchen. In der Synthese will ich BlockRam verwenden, in der Simulation sind mir diese echt zu langsam. Kennt jemand ein Statement, das ModelSim zum wegsehen veranlasst?
Eventuell kannst Du sowas wie
1 | if simulation=1 then generate |
2 | ...
|
3 | end generate; |
verwenden. Rick
Dafür gibt es "Configurations"! Damit kannst du eine andere (z.B. schnellere) Architekture einbinden. Gruß GS
Nur das m.E. die configurations in Xilinx ISE nicht wirklich brauchbar sind, leider :-( Rick
Habe gerade das gleiche Problem. Mit der "txt_util.vhd" (see google ;-)) die ich für das Debugging benötige und beim Synthesieren Probleme bereitet. Ich verwende vorerst zwei Files mit identischen Funktionen in unterschiedlichen Verzeichnissen. "..\ip\sim\txt_util.vhd" für Simulation "..\ip\syn\txt_util.vhd" für Synthese Die print()-Funktionen sind nur für Simulation von Nöten und sind inhaltlich im Synthese-Verzeichnis leer. Hat jemand noch eine genialere Idee? Cheers
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