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Forum: FPGA, VHDL & Co. Der ominöse sagenumwobene geheimnisvolle ultimative Clockeingangspin


Autor: Martin (Gast)
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Hallo Leute!

Ich gebe es zu, der Betreff war reichlich übertrieben.

Ich bin gerad dabei, eine Elektronik für ein ML402-Board von Xilinx zu 
bauen, um diese drann anzuschließen und zu betreiben.

Ich habe mir einmal sagen lassen, dass es für den Virtex-4-FPGA 
spezielle Clockeingangspins gibt. Wo sind die? An welchen Pin darf ich 
einen Eingangsclock dranhängen. Ich habe leider die Information in den 
Datenblättern nicht finden können.

Danke für eure Antworten.


Tschüss
Schönes Wochenende

Martin

Autor: Mathi (Gast)
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Die gibt es an jedem FPGA... Stehen im Datenblatt...

Autor: Martin (Gast)
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Ich weiß, ich hätte in der User-Guide nachgesehen im Kapitel Clock 
Resources, aber ich finde die Info nicht.

Tschüss
Martin

Autor: Jan M. (mueschel)
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Welche Pins es genau sind, steht bei der Pinout-Beschreibung - je nach 
Gehaeuse aendert sich das natuerlich auch. Pro Bank sind es meist 2 bis 
4 Eingaenge.

Autor: Mathi (Gast)
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Eine Minute auf der Xilinx seite, dann das Pinout für Virtex 4 gefunden:
http://www.xilinx.com/support/documentation/virtex...

;)

Autor: Morin (Gast)
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> Ich habe leider die Information in den Datenblättern nicht finden können.

Bei Xilinx sind die Datenblätter jeweils auf mehrere PDFs aufgeteilt. Du 
hast vielleicht im falschen nachgesehen. (Der Sinn ist, dass die Lage 
der Clockpins vom Package abhängt, und im allgemeinen Datenblatt nur die 
Innereien des FPGA beschrieben sind).

> An welchen Pin darf ich einen Eingangsclock dranhängen.

Die Systemclock(s) für den FPGA kommt (kommen) an eben diese Clock-Pins. 
Andere Clocks kommen evtl. an Datenpins, insbesondere wenn sie tiefe 
Frequenzen haben und nicht an die Clock-Eingänge der FPGA-Register 
gehen, sondern (evtl. sogar mit vorgeschalteter Logik) and die 
Clock-Enable-Eingänge. Der Unterschied ist einfach, dass sich solche 
Clocks für den viel schnelleren FPGA eher wie Daten als wie Clocks 
verhalten.

In VHDL:

Systemclock, sollte an Clockpin:
if clk'event and clk='1' then ...

Beispiel: Externe Busclock, kommt an Datenleitung:
if systemclk'event and systemclk='1' then
  if externe_clock = '1' then datenreg <= datenleitung;
end if;

Autor: 6644 (Gast)
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Der Witz der Clockpins ist, dass manchmal ein PLL dranhaengt, aber ganz 
sichr nach einem Eingangsbuffer die Treiber und die Clocklinien kommen, 
die an jedes flipflop gehen.

Autor: Andreas F. (chefdesigner)
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Wie ist das mit den PLLs? Die liegen ja fest verdrahtet im Gehäuse. Nach 
meinem bisherigen Verständnis laufen die dedicated clock pins nichts 
zwangsweise auf eine Clocknetz, sondern können zu einer PLL verdrahtet 
werden. Erst von dort geht es auf CLocknetze (wenn man/die Synthese es 
will).

Gibt es da Einschränkungen? Wenn ich z.B. ein Layout mache und den 
Oszillator für eine PLL günstig lege und dann später eine andere 
benutzen muss, weil die erste anderweitig belegt ist? - Z.B. bei einer 
Deisgnänderung?

Autor: Jan M. (mueschel)
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Welche PLL meinst du? Im Virtex4 gibt es nur DCM - Digitale Takt Manager 
- und die können direkt aus einem globalen Clocknet gespeist werden. 
Wenn man einige delays in Kauf nimmt, könnte man afaik jede DCM von 
jedem beliebigen Clockinput aus speisen.

Autor: Uwe Bonnes (Firma: TU Darmstadt) (uwebonnes)
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Wenn es auf jedes Bruchteil Nanosekunde von CLK nach OUT ankommt, dann 
muss man die Clockeingaenge verwenden. Wenn man etwas Zeit hat, kann man 
das Clocksignal von irgendwo kommen lassen, durch den Chip routen und 
dann auf einen Clockpuffer geben und als Takt verwenden. Auch weitere 
Eigenschaften, wie Jitter, werden dadurch schlechter.

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