Hi, ich möchte einen einfachen Zähler, der einfach schön seine 32 Bit hochzählen soll, in ein Peripheral einbinden und das dann in mein EDK Design integrieren. Ich folge dabei dieser Anleitung: http://www.fpgadeveloper.com/2008/10/integrating-vhdl-design-into-peripheral.html Nur scheitere ich jetzt beim mappen des Ausgangsports des Zählers. Ich bekomme folgende Fehlermeldung: "Parameter IP2RFIFO_Data of mode out can not be associated with a formal port of mode in." Den Port, den ich an IP2RFIFO_Data binden will, ist aber vom Typ "out" und sollte damit eigentlich passen, oder? Ich hänge mal sowohl meinen Zähler als auch die "user_logic.vhd", in der ich den Zähler als Komponente einbinden will, an. Danke schonmal für alle hilfreichen Antworten.
Gast
#1731963
Woll woll, die entity ist richtig, aber die component declaration nicht :-) Dort steht "in" für den port. > component counter > port( > clk : in std_logic; > clear : in std_logic; > count :: in std_logic; > countst : in std_logic_vector(31 downto 0)); <== Da isses falsch ... :-) > end component; Rest hab ich nicht gecheckt.
K. schrieb: > Woll woll, die entity ist richtig, aber die component declaration nicht > :-) > Dort steht "in" für den port. Mist, die component declaration hatte ich gar nicht mehr auf der Rechnung...und ich wunder mich schon die ganze Zeit...oh man, danke ;-)
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