Gast
#2991247
Jetzt werde ich langsam blöde! Ich habe ein kleines Design, dass zunächst nicht compilieren wollte, gerade eben komplett zum Laufen gebracht und nun fällt es pötzlich aus: Ich hatte zunächst wie hier beschrieben ... Beitrag "Re: conv_std_logic_vector" ... zwei Libs eingefügt, weil er die conv_std_logic_Vector nicht gefunden hat. Darauf lief das Design durch und ich konnte ein bitfile generieren. Leider hatte ich das falsche FPGA Gehäuse eingestellt. Ich habe das nun auf das richitige geäändert, dabei unbeabsichtigt kurz den FPGA verstellt, (S3 statt S6) und als ich es richtig eingestellt hatte, neu synthetisiert. Jetzt will er es nicht bauen und meckert: " Multiple declarations of unsigned included via multiple use clauses; none are made directly visible" Das sind zwei Zeilen in denen ich die conv... benutze. 1) wie kann denn sowas sein? Sind da durch das Projektverstellen irgendwelche Fehlermeldungen schärfer geworden? 2) Welche LIB muss weg? Das sind die Libs: library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; use IEEE.NUMERIC_STD.ALL; wie ich in dem anderen thread schreibe, geht es nicht so, wie es dort empfohlen ist.