Cyclone V im Configuration Error Handling

[Magneto F. (fpga_stud)]

Hallo zusammen

Ich habe mir ein Evaluationsboard mit einem Cyclone V erstellt. Ich habe 
nun jedoch ein Problem, dass ich ihn über das Quartus2 mittels JTAG 
nicht finden kann.
Bei genauerer Analyse habe ich festgestellt, dass der FPGA vermutlich im 
"Configuration Error Handling" Status ist. Ich sehe folgendes Signal 
nSTATUS

Es ist high, wird für eine kurze Zeit low und geht dann wieder auf high, 
und geht wieder auf low und und und


Meiner Meinung nach kann er die Konfiguration nicht aus dem 
angeschlossenen FPGA laden. (Da ist ja aber auch keine drin, da er noch 
nie programmiert wurde) Das Clock-Signal vom FPGA zum Flash habe ich 
geprüft. Dieses wird wunderbar vom FPGA erzeugt.

Wenn ich die JTAG anschliesse, sind zwar meine TDI TMS und TCK ok, 
jedoch antwortet der FPGA nicht. Dies ist mir auch klar, da er auch 
während der JTAG-Kommunikation die ganze zeit das Signal nStatus 
toggeld.

Falls mir jemand ein Tip geben könnte, wäre ich sehr glücklich

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Daniel T. schrieb:
> Das Clock-Signal vom FPGA zum Flash habe ich geprüft
Eine Verbindung über JTAG sollte idR. unabhängig vom Flash 
funktionieren. Evtl. gibt es bei deinem FPGA aber einen (oder mehrere) 
Mode-Pin, der richtig gesetzt werden möchte...

> Ich habe mir ein Evaluationsboard mit einem Cyclone V erstellt.
Welches? Welchen JTAG-Adapter?

[Magneto F. (fpga_stud)]

Meinst du die MSel Pins? Diese sollten im JTAG-Betrieb eigentlich keine 
Rolle spielen.

Ich nutze den Terasic Blaster. Ein Cyclone IV Evalboard kann ich damit 
wunderbar erkennen.

[Magneto F. (fpga_stud)]

Ich habe hier noch ein Schema meines JTAG-teils. Habe ich vielleicht 
einen Fehler mit de Konfiguration?

[Magneto F. (fpga_stud)]

Ich habe noch einige Bilder mit dem Scope gemacht:

Zu den Bildern:
scope_2 and scope_3:
(scope_3 ist das hereingezoomte scope_2)
1=>TDI
2=>TMS
3=>TCK
4=>TDO

scope_4
nSTATUS

[Holger H. (holger-h-hennef)]

Daniel T. schrieb:
> Falls mir jemand ein Tip geben könnte, wäre ich sehr glücklich

Tip: Altera Factory default enhanced image
Die Mode Pinne sind richtig zu beschalten.
Als FPGA ist ein EP3C25F324C8NES verbaut.
Siehe bitte Daten-Blatt für dein Derivat.
Hier der Link: mit Bild:
Link zum Board. Als FPGA ist ein EP3C25F324C8NES verbaut.

Beitrag "ALTERA The Low Power Reference Platform (LPRP) = 19,99€!!"

Bild: Mode Pine
http://www.mikrocontroller.net/attachment/193745/altera_config.PNG

Tip:
Unter dem Button wo JTAG steht…
Da ist eine Dialog-Box die kann man einstellen.
JTAG-MODE
SERIAL MODE & ENH-SERIAL-MODE usw. Boot-Lader,
Altera Factory default enhanced image.
Tip: ein Video Tutorial
Bitte ca. 1h:52 vorspulen.
Biem Video Tutorial in Türkisch,aber du erkennst die Modis sehen.
Link:
SOPC Builder ile SOC Tasarımı
https://www.youtube.com/watch?v=XtpjxPTx1YY
Hint:
JTAG indirect, JTAG Active Serial Mode. ALTERA FPGA
ALTERA FPGA Config via JTAG Modes eg. EPCS4 PROM
*.jic *.pof File Converter from *.sof File.
ByteBlaster for different Modes: eg. Active Serial, JTAG
TITLE. SOPC Builder ile SOC Tasarımı
Active Serial Mode. jic = JTAG indirect Config.
Altera Factory default image
Altera Factory default enhanced image
########
Laut DatenBlatt:
Configuration Error
If an error occurs during configuration, the Cyclone III device family
asserts the
nSTATUS signal low, indicating a data frame error, and the CONF_DONE
signal stays
low. If the Auto-restart configuration after error option (available in
the Quartus II
software from the General tab of the Device and Pin Options dialog box)
is turned
on, the Cyclone III device family releases nSTATUS after a reset
time-out period (a
maximum of 230 µs), and retries configuration. If this option is turned
off, the system
must monitor nSTATUS for errors and then pulse nCONFIG low for at least
500 ns to
restart configuration.



You can begin reconfiguration by pulling the nCONFIG pin low. The
nCONFIG pin
must be low for at least 500 ns. When nCONFIG is pulled low, the Cyclone
III device
family is reset. The Cyclone III device family also pulls nSTATUS and
CONF_DONE low
and all I/O pins are tri-stated. When nCONFIG returns to a logic-high
level and
nSTATUS is released by the Cyclone III device family, reconfiguration
begins.

Tip: Test-Point TP2
Halt mal an TP2 den NConfig Pin Low.

Somit ist das FPGA Tristate, und der Chip kann nicht extern an den
Pinnen via
z.B Ext-Oszi oder MCU usw. in der JTAG Download-Phase beharkt werden.
Gruss Holger.
Ps. Die 4 Pinne MSEL 0..3 sind nicht JTAG konform. (MSEL3 muss doch auch
auf LOW)
Siehe Bild.

CONF_DONE signal stays low.
Siehe TP3
Tip:
If an error occurs during configuration, the Cyclone III device family
asserts the
nSTATUS signal low, indicating a data frame error, and the CONF_DONE
signal stays low.
##########################################################

[Holger H. (holger-h-hennef)]

Lothar Miller schrieb:
> Mode-Pin, der richtig gesetzt werden möchte...

Ja der Default JTAG Mode passt nicht dazu, und du must die DialogBox in 
den richtigen Mode von den 4 jewiligen Modis schalten.

So habe ich das verstanden.

Man sollte sich auch nicht immer auf den Plan von seinem
Ref-Design velassen, sondern genau mit dem Ohm-Meter nachmessen,
wenn man einen eigenes Design macht.

Ich hole mir auch noch die Gerber-Files von dem Board.
(GV View )
"C:\Program Files\GraphiCode\GC-Prevue 21.1.6\"

Damit ist man erst mal so konform, und die Beschaltung für die
verschieden Spannungen u. deren seq-Zuschaltung. , geht da auch noch mit 
ein.

Gruss Holger.

[Holger H. (holger-h-hennef)]

altera_config.png
Bild dazu, leider sind die via Festem Resistor daran.

[Holger H. (holger-h-hennef)]

http://www.terasic.com.tw/cgi-bin/page/archive.pl?Language=English&CategoryNo=17&No=830&PartNo=4#section

http://c5g.terasic.com


Daniel T. schrieb:
> Meiner Meinung nach kann er die Konfiguration nicht aus dem
> angeschlossenen FPGA laden. (Da ist ja aber auch keine drin, da er noch
> nie programmiert wurde) Das Clock-Signal vom FPGA zum Flash habe ich
> geprüft. Dieses wird wunderbar vom FPGA erzeugt.

Konfiguration.
Wie bei den Altera Terasic Boards ist doch da der dicke schwarze
Schiebe-Schalter RUN/PROG

Der nConfig Pin muss an LOW gehen.
Der nConfig Pin macht den PROG Modus
erst möglich bzw  auch das JTAG scharf.


>Der nConfig Pin muss an LOW gehen.
Einfach über einen 1K Resistor to GND.
Der Pull-Up ist 10K an 1,8V.

M0 M1 M2 M3 auch noch mal genau auf dein Derivat via DataSheet
kontrollieren.
Die sind alle unterschiedlich ausgebondert auch die Low Voltage Teile.

Viel Erfolg
Gruss Holger.

Ps. Wenn der nConfig Low ist sollte der Clock bzw Status still sein.

[Holger H. (holger-h-hennef)]

Anhang:
cyclone_rom1.PNG
Auf dem Monitor ist der FPGA--<via>F-ROM im Modus active seriell zu 
sehen.
Mit den Tools macht man aus *.sof ein *.pof File. Für das F-Rom.

Project:
FIR using Quartus:NIOS:Qsys-Part II
https://www.youtube.com/watch?v=-EgWTMWG0KU

Gruss Holger.

[Rolf (audiorolf)]

Klappt das nun mit dem PCB, kann man das empfehlen?