Hallo zusammen
Ich stehe zurzeit vor dem Problem, dass ich den obengenannten FPGA nicht
programmieren kann im Quartus 13.1 (in Verbindung mit einem Terasic
USB-Blaster).
Im Log steht folgendes:
1
Info (209060): Started Programmer operation at Mon Feb 17 09:14:13 2014
2
Info (209016): Configuring device index 1
3
Info (209017): Device 1 contains JTAG ID code 0x020F20DD
4
Error (209014): CONF_DONE pin failed to go high in device 1
5
Error (209012): Operation failed
6
Info (209061): Ended Programmer operation at Mon Feb 17 09:14:15 2014
Ich habe die Signale CONF_DONE, nSTATUS und nCONFIG mit einem Oszi
angeschaut. Während dem Konfigurationsvorgang ist CONF_DONE immer '0',
nSTATUS und nCONFIG immer '1'.
Die Speisungen sind wie im Datenblatt angegeben angeschlossen,
entsprechend entstört und auch während dem Programmiervorgang stabil.
Im Anhang ist der relevante Schaltplanausschnitt.
Da ich zurzeit noch auf den EPCS4 warte ist dieser noch nicht in der
Schaltung - falls das eine Rolle spielt.
Hat irgendjemand eine Idee?
Danke und Gruss
Tom
Hm, JTAG ist auv 2V5, der Configteil ist über VCCA auch auf 2V5, die
PullUps liegen aber auf VCCIO auf 3V3? Schaltungstechnisch bin ich bei
Altera nicht so sattelfest, check mal ob das so passt, oder ob die Pulls
nicht auch an Vcca gehören.
MfG,
FPGA-Gast schrieb im Beitrag #3538345:
> Pin4 von X5 muss, glaube ich an 3,3V (VCCIO)
War ursprünglich so, funktionierte jedoch auch nicht. Daraufhin hab ich
in den Altera Foren gesehen, dass jemand ein ähnliches Problem hatte und
den auf VCCA (2.5V) gelegt hat.
Fpga Kuechle schrieb:> Hm, JTAG ist auv 2V5, der Configteil ist über VCCA auch auf 2V5, die> PullUps liegen aber auf VCCIO auf 3V3? Schaltungstechnisch bin ich bei> Altera nicht so sattelfest, check mal ob das so passt, oder ob die Pulls> nicht auch an Vcca gehören.>> MfG,
Hmm...ich sehe gerade hier:
http://www.altera.com/literature/dp/cyclone-iv/PCG-01008.pdf dass die
Pull-Ups vom JTAG wirklich auf VCCA (2.5V) müssen.
Auch hier: http://www.altera.com/literature/hb/cyclone-iv/cyiv-5v1.pdf
auf Seite 211 steht's nochmal - ups!
Ich werd's morgen gleich mal ausprobieren und dann berichten, danke
schonmal.
Tom
Ich habe das CoreEP4CE6 von Waveshare mit VCCIO = 3,3V. Die Widerstände
(an TDI und TMS) sind dort gegen 3,3V, TCK hat keinen, 10k nach Masse
ist aber OK. Die Widerstände werden aber nur benötigt wenn kein
Byteblaster angeschlossen ist um definierte Pegel an den Pins zu haben.
FPGA-Gast schrieb im Beitrag #3538682:
> Ich habe das CoreEP4CE6 von Waveshare mit VCCIO = 3,3V. Die Widerstände> (an TDI und TMS) sind dort gegen 3,3V, TCK hat keinen, 10k nach Masse> ist aber OK. Die Widerstände werden aber nur benötigt wenn kein> Byteblaster angeschlossen ist um definierte Pegel an den Pins zu haben.
Die Pull-Ups vom JTAG habe ich nun auf VCCA (2.5V) gefädelt -
funktioniert noch immer nicht.
Was ich noch testen werde: MSEL0 auf GND legen. Hier:
http://www.altera.com/literature/hb/cyclone-iv/cyiv-5v1.pdf steht auf
Seite 211 dass bei JTAG alle MSEL Pins auf GND müssen. Auch wenn ich
nicht denke, dass das ein Unterschied macht - die MSEL Pins werden
gemäss Datenblatt bei JTAG nicht beachtet.
Ich melde mich wieder mit dem Resultat.
Tom
Tom schrieb:> Was ich noch testen werde: MSEL0 auf GND legen. Hier:> http://www.altera.com/literature/hb/cyclone-iv/cyiv-5v1.pdf steht auf> Seite 211 dass bei JTAG alle MSEL Pins auf GND müssen.
Nach dieser Änderung funktionierts nun. Ob das EPCS4 so auch
angesprochen werden kann weiss ich allerdings noch nicht.
Danke an fpgakuechle und FPGA-Gast!
Tom
Tom schrieb:> FPGA-Gast schrieb im Beitrag #3538682:>> Ich habe das CoreEP4CE6 von Waveshare mit VCCIO = 3,3V. Die Widerstände>> (an TDI und TMS) sind dort gegen 3,3V, TCK hat keinen, 10k nach Masse>> ist aber OK. Die Widerstände werden aber nur benötigt wenn kein>> Byteblaster angeschlossen ist um definierte Pegel an den Pins zu haben.>> Die Pull-Ups vom JTAG habe ich nun auf VCCA (2.5V) gefädelt -> funktioniert noch immer nicht.>> Was ich noch testen werde: MSEL0 auf GND legen. Hier:> http://www.altera.com/literature/hb/cyclone-iv/cyiv-5v1.pdf steht auf> Seite 211 dass bei JTAG alle MSEL Pins auf GND müssen. Auch wenn ich> nicht denke, dass das ein Unterschied macht - die MSEL Pins werden> gemäss Datenblatt bei JTAG nicht beachtet.
Also auf Seite 8-8 steht unter der Tabelle 8-3 als Fussnote (3) das die
M-Pins für JTAG entweder auf GND oder auf VCCa liegen sollen. Bei dir
liegt (lag) MSEL0 auf VCCio. Das sollte man auf VCCa legen, dann könnte
JTAG wie Serial (EPCS4) funktionieren. Legt man es GND funktioniert eben
nur JTAG oder Parallel.
So ein FPGA braucht halt verschiedene Spannungen für die verschiedenen
Blöcke (IO-Zellen, Core, PLL, Aux (Hilfsmodul wie JTAG/Config)) die man
nicht mischen kann. Hier hast du über die Pulls den Configteil mit
Vccio (3v3) und Vcca (2V5) gemischt betrieben, was nicht funktioniert.
MfG
