Clock generieren mit FPGA

hallo dave,
schau dir mal DDS an (direct digital synthesis). ist im fpga recht 
einfach zum machen, kann aber eine menge jitter auf deinem ausgangstakt 
erzeugen.  ich bin mitarbeiter bei Analog Devices und habe auf "unserer" 
homepage fogendes gefunden:
http://www.analog.com/media/en/training-seminars/tutorials/MT-085.pdf

Dave schrieb:
> Andererseits könnte ich extern einen
> Voltage Controlled Oscillator verwenden, den ich mit dem FPGA regeln
> kann. Das ganze würde aber natürlich den Aufwand erhöhen.
Das klingt zwar erstmal nach mehr Aufwand in Hardware, ermöglicht aber 
m.E. die beste Anpassung an Deine Problemstellung.

Zum einen kannst Du einen passenden DAC für den VCO-Bereich wählen 
(Bandbreite, Auflösung), zum anderen auch den VCO flexibel wählen.

Wenn Dein FPGA mit 100 MHz rennt, hast Du bei einem digital erzeugten 
Takt
eine Granularität von 10 ns. Bei 10 MHz entspricht das genau Deinen +/- 
10%. Allerdings gibt es dann nichts dazwischen.

Alternativ könnte man mit den SerDes-Kanälen die Auflösung ca. um den 
Faktor zehn verbessern. Reicht Dir das?

Duke

danke für den hinweis. nur der vollständigkeithalber, es genügt ein 
rechtecksignal. mit dem AD9850 würde es schon gut funktionieren denk 
ich, ist aber noch etwas überdimensionert (somit leider zu teuer) für 
meine anwendung...

>Alternativ könnte man mit den SerDes-Kanälen die Auflösung ca. um den
>Faktor zehn verbessern. Reicht Dir das?

danke, für den hinweis, ich werde mir das mal ansehen mit den 
serializern/deserialiezern. die regelung in 1 % schritten klingt schon 
ganz gut, in der konkreten anwendung muss ich das noch evaluieren.

Duke Scarring schrieb:

>Alternativ könnte man mit den SerDes-Kanälen die Auflösung ca. um den
>Faktor zehn verbessern. Reicht Dir das?

kannst du noch ein bisschen genauer erläutern was du damit meinst ?

Duke Scarring schrieb:
> Wenn Dein FPGA mit 100 MHz rennt, hast Du bei einem digital erzeugten
> Takt
> eine Granularität von 10 ns. Bei 10 MHz entspricht das genau Deinen +/-
> 10%. Allerdings gibt es dann nichts dazwischen.

Mit einer DDS schon! Dazu nimmt man ja den FPGA und eine DDS (mit 
Filterung) sonst täte es auch ein einfacher digitaler (programmierbarer) 
OSC-Chip. Die kriegen übrigens 10MHz +/- auch schon sehr fein hin.

Lothar M. schrieb:
> Du nimmst z.B. einen 10Bit-SerDes-Serializer, lässt ihn z.B. mit 1GHz
> laufen

Was soll das an Vorteil bringen? Ein 1-Bit Signal als PWM?

Lothar Miller schrieb:
>Du nimmst z.B. einen 10Bit-SerDes-Serializer, lässt ihn z.B. mit 1GHz
>laufen und lädst ihn z.B. alle 10ns (=100MHz) mit einem Bitmuster, das
>fortlaufend neu geschrieben/geschoben wird. Der Serializer wird dann
>dieses Bitmuster mit 1GHz raustakten und du erreichst eine
>Auflösung/Jitter von 1 ns.


ah danke, das hört sich gut an ! ich werde mir das gleich am cyclone iv 
ansehen.

> Was soll das an Vorteil bringen? Ein 1-Bit Signal als PW

naja, ich brauch ein clocksignal, dass ich möglichst genau regeln kann. 
bei 1ghz bekomm ich eine granularität von 1 ns, das bekommt man mit vhdl 
höchstwahrscheinlich nicht hin