Forum: FPGA, VHDL & Co. FTGB196 für Eagle?


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von Gustl B. (-gb-)


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Hallo,

den FPGA von Xilinx den ich mir noch am ehesten zu löten zutraue ist der 
Spartan7 im FTGB196 Package. Das ist ein BGA mit 1mm Abstand zwichen den 
Bällen.

Jetzt ist meine Frage:
Hat Jemand schon diesen Baustein/Package für Eagle oder muss ich das 
selber zeichnen?

Danke!

:
von Gustl B. (-gb-)


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So, also habe das Footprint gemalt. Damit ich zwischen zwei Pads noch 
zwei Signale durchbekomme habe ich die Pads auf 0,35 mm verkleinert.

So, jetzt habe ich taktische Fragen:

Da gibt es die Pins
PROGRAM_B_0 und INIT_B_0
aber so wirklich klar ist mir noch nicht wie ich diese zu bespaßen habe.

INIT_B_0 hängt in den Schaltplänen die ich mir angeguckt ahbe über einen 
Pullup an der Versorgungsspannung von Bank 0.

PROGRAM_B_0 hängt hier 
https://reference.digilentinc.com/_media/reference/programmable-logic/arty-s7/arty_s7_sch-rev_e.pdf 
ebenfalls über einen Pullup an dieser Versorgungsspannung, lässt sich 
aber mit einem Schalter auf Masse legen.
Hier 
https://www.trenz-electronic.de/fileadmin/docs/Trenz_Electronic/Modules_and_Module_Carriers/3.5x7.3/TE0725LP/REV01/Documents/SCH-TE0725LP-01-100-2D.PDF 
wird dieser Pin von einem TPS3106 "Ultralow Supply-Current Voltage 
Monitor With Optional Watchdog" bedient.

Ich möchte, dass sich das FPGA selber über SPI konfiguriert. Dafür habe 
ich MODE auf 001 gesetzt.
Das ROM wird ein S25FL128SAGN,
SPI CLK ist mit CCLK_0 verbunden,
SPI CS# ist mit IO_L6P_T0_FCS_B_14 verbunden,
SPI D0 ist mit IO_L1P_T0_D00_MOSI_14 verbunden,
SPI D1 ist mit IO_L1N_T0_D01_DIN_14 verbunden,
SPI D2 ist mit IO_L2P_T0_D02_14 verbunden,
SPI D3 ist mit IO_L2N_T0_D03_14 verbunden.
Und ich möchte das FPGA und das ROM über JTAG beschreiben können.

Brauche ich einen Stein der die Spannungen überwacht und den PROGRAM_B_0 
bedient? Ich werde die Platine mit 5 V versorgen und wollte da drei LDOs 
draufbauen. 1,0 V @ 1.5 A, 1.8 V @ 2 A und 3.3 V @ 2 A.
Da sollten die Spannungen doch ziemlich gleichzeitig anliegen?!

Eine weitere Frage ist, wie man jetzt so ein BGA routet. Also von den 
GND Pads zur Massenlage ist klar, aber die ganzen VCCINT, VCCBRAM, ... 
Pads? Geht man damit zur Versorgungslage und setzt die Kondensatoren auf 
die Rückseite oder ist es besser auf der Oberseite ein Polygon zu malen 
und die Kondensatoren auf der Oberseite seitlich neben das FPGA zu 
setzen? Ich habe im Internet schon beide Varianten gesehen.

Hier sind sie auf der Unterseite:
https://store.digilentinc.com/cmod-a7-breadboardable-artix-7-fpga-module/

Hier sind schon einige auf der Oberseite:
https://store.digilentinc.com/basys-2-spartan-3e-fpga-trainer-board-limited-time/

Und hier sind sehr viele auf der Oberseite:
https://store.digilentinc.com/zedboard-zynq-7000-arm-fpga-soc-development-board/

Und dort ist fast alles auf der Oberseite:
https://store.digilentinc.com/nexys-3-spartan-6-fpga-trainer-board-limited-time-see-nexys4-ddr/

Ich finde das seltsam weil auf der Unterseite Platz wäre und der Weg des 
Stromes kürzer wäre.

Und sollte ich jedem Versorgungspad ein Via zur entsprechenden lage 
gönnen oder genügt es wenn ich mehrere Pads auf der Oberseite verbinde 
und dann weniger Vias setze?

Edit:
Einmal ist IO_L3N_T0_DQS_EMCCLK_14 mit der SPI CLK verbunden und mal 
nicht.
Hier 
https://reference.digilentinc.com/_media/reference/programmable-logic/cmod-a7/cmod_a7_sch.pdf 
ist es verbunden und dort 
https://www.trenz-electronic.de/fileadmin/docs/Trenz_Electronic/Modules_and_Module_Carriers/3.5x7.3/TE0725LP/REV01/Documents/SCH-TE0725LP-01-100-2D.PDF 
nicht.

Vielen Dank!

: Bearbeitet durch User
von Gustl B. (-gb-)


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Da gucke ich mir gerade Schaltregler mit Mehrfachausgang an zur 
Versorgung vom FPGA. Und da gefällt mir der TPS65265 sehr gut.
http://www.ti.com/lit/ds/symlink/tps65265.pdf

Im Datenblatt stehen auch viele Formeln wie man Zeug berechnet, unter 
anderem auf Seite 29 zur "Loop Compensation". Für mich als Laie klingt 
das alles sehr wichtig. Und dann guckt man im Datenblatt auf Seite 26 
"Typical Application" uns stellt erstaunt fest, dass da C_c und C_b (von 
Seite 30) immer die gleichen Werte haben, nämlich 2,7 nF und 22 pF.

Toll, darf ich das jetzt einfach so übernehmen? Ist es doch irgendwie 
wichtig da was zu rechnen und genaue Werte zu verwenden? Ich habe schon 
die Spule und den Kondensator am Ausgang berechnet, aber da fließen auch 
so Schätzwerte ein "however, LIR is normally from 0.1 to 0.3 for the 
majority of applications".

von Christian R. (supachris)


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Also für das Booten musst du unbedingt im Configuration User Guide 
nachlesen. Ich glaube da stimmt was nicht bei dir. Trotz Quad SPI muss 
der SCLK vom Flash direkt ab den CCLK des FPGA. UG470 heißt das 
Dokument.
Init_B in deinem Fall per Pullup, Prog_B auch. Diesen 
Spannungsüberwacher braucht man nur, wenn das FPGA mit der Config noch 
warten soll, bis andere Spannungen im System stabil sind. Dann müsste 
der aber an Init_b. Steht alles im UG470.

von Gustl B. (-gb-)


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Christian R. schrieb:
> Trotz Quad SPI muss
> der SCLK vom Flash direkt ab den CCLK des FPGA. UG470 heißt das
> Dokument.

Klar, das habe ich auch so verbunden, aber manchmal ist diese Clock noch 
zusätzlich mit IO_L3N_T0_DQS_EMCCLK_14 verbunden. Ich lasse diese 
Verbindung weg.

Christian R. schrieb:
> Init_B in deinem Fall per Pullup, Prog_B auch. Diesen
> Spannungsüberwacher braucht man nur, wenn das FPGA mit der Config noch
> warten soll, bis andere Spannungen im System stabil sind. Dann müsste
> der aber an Init_b. Steht alles im UG470.

Ja den UG470 kenne ich schon. Bin nur überrascht, dass die 
Boardhersteller nicht alle die gleiche externe Schaltung wählen. Als 
Laie kann ich auch nicht so leicht unterscheiden zwischen "da wurde ein 
exakter Wert berechnet für den es funktioniert" und "man hat irgendwas 
genommen was genügt". Für die Pullups an manchen SPI Leitungen wird 5,6k 
Ohm verwendet. Ich habe bisher gerne 10k Ohm verwendet und werde das 
auch hier machen, aber vielleicht haben diese 5,6k Ohm ja auch einen 
Grund.
PGOOD vom Schaltregler verbinde ich also mit INIT_B_0.

von Christian R. (supachris)


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Ah mit dem SCLK hatte ich überlesen. EMCCLK ist für einen externen CCLK, 
mittlerweile sind die SPI Flash Chips aber so schnell da reicht der 
interne. Denn da liegt die Frequenz +-50 Prozent, bei alten Chips war 
das dann schnell mal über der zulässigen. Oder wenn man in einem PCIe 
System sehr schnell booten muss kann man den auch nehmen. Kannst du also 
weglassen. Der genaue Wert der Pullups ist unkritisch, im Zweifelsfall 
an den UG470 halten.

von Gustl B. (-gb-)


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So, ich hab jetzt mal mutig auf bestellen geklickt und bin sehr gespannt 
ob ich das gelötet bekomme.

Sehr seltsam fand ich beim Kaufen von Kleinzeug, dass Kondensatoren in 
0603 teilweise teurer sind als die in 0402. Hab auf der Unterseite vom 
FPGA einige 47nF in 0402 und neben dem FPGA dann 470nF in 0603. Aber 
gut, hätte wohl nicht bei Conrad bestellen sollen ...

von Duke Scarring (Gast)


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Gustl B. schrieb:
> Sehr seltsam fand ich beim Kaufen von Kleinzeug, dass Kondensatoren in
> 0603 teilweise teurer sind als die in 0402.
Ja und noch größere Bauformen sind momentan - de facto - nicht zu 
bekommen:
https://www.heise.de/newsticker/meldung/Elektronik-Bauelemente-knapp-Preise-steigen-4137877.html

von Gustl B. (-gb-)


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Also bei Conrad habe ich noch 47uF in 1206 und 1210 gekauft und 22uF in 
0805.

Ich kenne mich da kaum aus und habe wohl einiges übertrieben. Wenn die 
Spannung 3.3V ist, sind dann Kondensatoren OK die für 6V ausgelegt sind? 
Ich habe fast überall 10V oder 16V Modelle verbaut ausser an den 1.8V 
und 1.0V für das FPGA.

: Bearbeitet durch User
von Christian R. (supachris)


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Gustl B. schrieb:
> Wenn die
> Spannung 3.3V ist, sind dann Kondensatoren OK die für 6V ausgelegt sind?

Kaputt werden sie nicht gehen, aber sie haben dann nur noch einen 
Bruchteil der angegebenen Nennkapazität.

von Gustl B. (-gb-)


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Was verbaut man dann üblicherweise? Wenn im Datenblatt 470nF für 1.0V 
gefordert sind?
Oder bei 100nF bei 3.3V? Baut man da dann einen 1uF Kondensator mit 6V 
hin oder einen 100nF der für 16V ausgelegt ist? Mir fehlen da einfach 
die Erfahungewerte und ich frage mich auch wo man sowas lernt. Ist das 
Teil vom E-Technik Studium? Lernt man das dann im ersten Beruf?
Bisher habe ich einfach nach Datenblatt gebastelt und es hat 
funktioniert.

von Mac G. (macgyver0815)


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Gustl B. schrieb:
> Ist das Teil vom E-Technik Studium?


Der war gut ;-)


Erfahrung + Herstellerdoku.

von Marc Horby (Gast)


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Poste doch mal bitte deine Eagle-Files. So hat man nur irgend ein Bild 
imn Kopf und nicht das Bild was du hast!

von Gustl B. (-gb-)


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Marc Horby schrieb:
> Poste doch mal bitte deine Eagle-Files. So hat man nur irgend ein Bild
> imn Kopf und nicht das Bild was du hast!

Ne, das mache ich hier in dem Forum nicht. Das gibt nur massives 
Gemeckere und man wird mir unprofessionalität vorwerfen. Das ist ein 
privates Lernprojekt und das wird es auch bleiben.

So, jetzt suche ich einen Shop der den S25FL128SAGN lieferbar hat ...

von Duke Scarring (Gast)


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Gustl B. schrieb:
> ich frage mich auch wo man sowas lernt
Beim ersten Projekt, was wegen mangelnder Abblock-Cs in die Hose geht 
;-)

Du kannst ja mal einen schnellen Oszi an Vcc vom FPGA hängen und die 
Spannungseinbrüche quantifizieren.

Duke

von Gustl B. (-gb-)


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Mache ich wenn die Platine da ist und ich das FPGA irgendwie aufgelötet 
habe.

von Marc Horby (Gast)


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Gustl B. schrieb:
> Ne, das mache ich hier in dem Forum nicht.

TSCHÜÜÜÜÜÜÜÜÜS! VIEL ERFOLG BEI LÖSUNG DEINES PROBLEM!

von Gustl B. (-gb-)


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Marc Horby schrieb:
> TSCHÜÜÜÜÜÜÜÜÜS! VIEL ERFOLG BEI LÖSUNG DEINES PROBLEM!

Genau wegen Menschen die so reagieren habe ich das Layout nicht 
reingestellt. Für meine Fragen bisher war das Layout auch nicht nötig, 
der Schaltplan auch nicht. Aber danke, du hast meine Vermutung über die 
Leute hier eindrucksvoll bestätigt.

von Marc Horby (Gast)


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Gustl B. schrieb:
> Genau wegen Menschen die so reagieren habe ich das Layout nicht
> reingestellt.

Für mich ist es nur eine Ausrede! Eine Ausrede wie ich sie vermutet 
habe...

von Gustl B. (-gb-)


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Eine Ausrede wofür? Dass ich keinen Bock habe mich hier als Laie für 
Unprofessionalitäten kritisieren zu lassen? Da wird dann wieder auf 
totalen Nebensächlichkeiten rumgedroschen wie dass der Schaltplan nicht 
im 0.1 Raster gezeichnet wurde oder mit schrägen Linien. Aus der 
Sandkastenphase bin ich raus, daher gehe ich da nicht hin und liefere 
weder Schäufelchen noch Sand. Wenn ich Fragen habe für die Layout oder 
Schaltplan nötig sind, dann werde ich die auch hochladen, hier gibt es 
einfach genau keinen Grund dafür.

von Christian R. (supachris)


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Gustl B. schrieb:
> So, jetzt suche ich einen Shop der den S25FL128SAGN lieferbar hat ...

Das wird schwer. Du kannst ja auch den S25FL128L nehmen, den hatte 
DigiKey letztens noch. Bei Flash ist es noch irrer als bei 
Kondensatoren...

Am besten machst du ein Kombi Footprint für SO8 mit 208mil und SO16-W 
drauf, da kannst du ale möglichen Flash Chips nehmen.

von Gustl B. (-gb-)


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Hab ihm bei eBay gekauft. Aus Irland. War vermutlich teurer wie Gold. 
Und der Versand war fast genauso teuer.
Ja krass, die Teile sind laut Hersteller in Produktion, komisch dass es 
die nicht normal zu kaufen gibt.
Für den AD9650 muss ich jetzt so ein Exportkontrolldingens ausfüllen. 
Kann man damit Bomben bauen?

von Christian R. (supachris)


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Gustl B. schrieb:
> Für den AD9650 muss ich jetzt so ein Exportkontrolldingens ausfüllen.
> Kann man damit Bomben bauen?

Jo, ist dann wohl Dual Use bei 16 Bit und 105MS/s.
Geht uns nicht anders, mit FPGAs, die mehr als 700 IOs haben, kann man 
offenbar auch jemanden hauen...

von Gustl B. (-gb-)


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Verrückte Welt.

Was schreibt man als Privatperson bei der Federal ID oder DUNS in das 
Endnutzerzertifikat des Kunden? Mouser will das ich das ausfülle.

von Christoph (Gast)


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Gustl B. schrieb:
> Eine weitere Frage ist, wie man jetzt so ein BGA routet. Also von den
> GND Pads zur Massenlage ist klar, aber die ganzen VCCINT, VCCBRAM, ...
> Pads? Geht man damit zur Versorgungslage und setzt die Kondensatoren auf
> die Rückseite oder ist es besser auf der Oberseite ein Polygon zu malen
> und die Kondensatoren auf der Oberseite seitlich neben das FPGA zu
> setzen? Ich habe im Internet schon beide Varianten gesehen.
[...]
> Ich finde das seltsam weil auf der Unterseite Platz wäre und der Weg des
> Stromes kürzer wäre.

Ja, genau richtig. Es ist aber günstiger zu produzieren, wenn alle 
Komponenten auf einer Seite aufgelötet sind.

> Und sollte ich jedem Versorgungspad ein Via zur entsprechenden lage
> gönnen oder genügt es wenn ich mehrere Pads auf der Oberseite verbinde
> und dann weniger Vias setze?

Pro Pin ein Via. Das zusammenfassen durch Leiterbahnen erhöht die 
parasitäre Induktivität deiner Stromversorgung.

Gustl B. schrieb:
> Was verbaut man dann üblicherweise? Wenn im Datenblatt 470nF für 1.0V
> gefordert sind?
> Oder bei 100nF bei 3.3V? Baut man da dann einen 1uF Kondensator mit 6V
> hin oder einen 100nF der für 16V ausgelegt ist? Mir fehlen da einfach
> die Erfahungewerte und ich frage mich auch wo man sowas lernt.

Nicht raten. Lernen um was es grundsätzlich eigentlich geht und dann 
danach dein Stromversorgungssystem auslegen.

Die Spannungsfestigkeit muss höher sein als als die Worst-Case 
Spitzenspannung (in deinem Fall 1 V) die an ihm anliegt. Höher bringt 
nichts (In 230 V Netzteilen findest du Kondensatoren die kurze Zeit 6 KV 
vertragen, weil das ihm angenommenen Fehlerfall, Blitz in der Nähe, die 
Spitzenspannung sein kann).

Die Werte die man meistens sieht, sind die, die sich so eingebürgert 
haben und bei meisten Designs auch zu funktionieren scheinen.

Kurze Übersicht zu Themen die zu beachten sind beim Layouten:
https://www.xilinx.com/products/technology/signal-integrity/si-pcbcheck.html

Das man das auch Methodisch machen kann, musste mir auch zuerst mal ein 
Application Note von Xilinx beibringen. Dieses beantwortet dir auch 
deine Fragen zu Kondensatorenplatzierung, wo hin die Vias gehören etc.

http://www.xilinx.com/support/documentation/application_notes/xapp623.pdf
"It also covers the basic principles of power distribution systems and 
bypass or decoupling capacitors. A step-by-step process is described 
where a power distribution system can be designed and verified."

von Gustl B. (-gb-)


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Christoph schrieb:
> Pro Pin ein Via. Das zusammenfassen durch Leiterbahnen erhöht die
> parasitäre Induktivität deiner Stromversorgung.

Jo, habe ich gemacht. Eigentlich mache ich gerne Via in Pad weil es beim 
Handbestücken bisher keine Probleme gab und Platz spart, aber jetzt bin 
ich mit den Vias etwas neben das Pad gegangen.

Christoph schrieb:
> Nicht raten. Lernen um was es grundsätzlich eigentlich geht und dann
> danach dein Stromversorgungssystem auslegen.
>
> Die Spannungsfestigkeit muss höher sein als als die Worst-Case
> Spitzenspannung (in deinem Fall 1 V) die an ihm anliegt. Höher bringt
> nichts[...]

Nun, weiter oben wurde aber gerade was anderes gesagt und zwar das ein 
Kondensator bei der Spannung seiner Spannungsfestigkeit eine deutlich 
kleinere Kapazität besitzt als die Nennkapazität. Ich habe also bei der 
1.0V Versorgung 6.3V feste 0402 Kondensatoren auf die Unterseite gesetzt 
und 10V oder 16V feste 0603 und 0805 für die größeren Kapazitätswerte 
neben das FPGA.

Christoph schrieb:
> Die Werte die man meistens sieht, sind die, die sich so eingebürgert
> haben und bei meisten Designs auch zu funktionieren scheinen.

Ja so sieht das für mich auch aus. Also auch eher unpräzise und 
Tradition.

Vielen Dank für die Links, aber dafür ist es schon zu spät, die Platine 
ist schon in der Fertigung. Ich wollte mal bewusst nicht länger als eine 
Woche Vollzeit an Schaltung und Layout sitzen. Ganze Lagen für die 
Spannungsversorgung widmen ging auch nicht weil ich auf 4 Lagen 
beschränkt bin. Mal gucken was wie gut funktioniert.

von Gustl B. (-gb-)


Angehängte Dateien:

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So, damit der Thread auch für Andere nützlich ist, hier die Eagle lbr.
Die Pads habe ich kleiner gemacht als es wohl üblich ist.
Hier 
https://www.xilinx.com/support/documentation/user_guides/ug475_7Series_Pkg_Pinout.pdf 
auf Seite 261 ist die Zeichnung, da haben die Pads einen Durchmesser von 
0,5 mm. Ich habe das auf 0,35 mm verkleinert weil man dann mit den 
Vorgaben von PCB Pool
PCB-POOL HighSpec_ML4.dru
zwei Leiterbahnen zwischen zwei Pads durchfädeln kann. Vermutlich geht 
das aber trotzdem noch problemlos zu löten und ja, die Padfläche wird 
kleiner, ist im Vergleich zur Via nach GND oder VCC immernoch riesig, 
sprich der dadurch etwas höhere Widerstand zwischen Chip und Pad sollte 
nicht auffallen.

von Christoph (Gast)


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Christian R. schrieb:
> Gustl B. schrieb:
>> Wenn die
>> Spannung 3.3V ist, sind dann Kondensatoren OK die für 6V ausgelegt sind?
>
> Kaputt werden sie nicht gehen, aber sie haben dann nur noch einen
> Bruchteil der angegebenen Nennkapazität.

Ja, da muss ich zugeben, dass ich da etwas vorschnell war mit meiner 
Aussage zur Spannungsfestigkeit. Die Festigkeit stimmt ja, aber eben wie 
Christian sagt, haben Keramikkondensatoren sehr unschöne Nebeneffekte.

Temperaturabhänigkeit und generelle Toleranz war mir bewusst, aber die 
Abhängigkeit der Kapazität von der Betriebsspannung war mir nicht 
bewusst.

Und das ist richtig doof, da für eine hohe Grenzfrequenz (kleine 
parasitäre Induktivität) kleine Bauformen besser sind, aber die 
spannungsabhängige Kapazität ist ausgeprägter bei kleinen Bauformen.

Zwei gute Links zu diesem Thema:
https://forum.allaboutcircuits.com/threads/voltage-dependence-of-a-ceramic-capacitor.137922/
https://www.maximintegrated.com/en/app-notes/index.mvp/id/5527

von Gustl B. (-gb-)


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Danke!

So, also Mouser genügt es nicht, wenn ich im Endnutzerzertifikat für den 
AD9650 "privat/Hobby" angebe - aber genau das ist doch was ich vorhabe?! 
Was sollte ich da reinschreiben?
"For practicing my soldering skills" oder "to go nuklear within one 
year" oder "for building my second fluxcompensator"?

Man man man, muss ich doch bei eBay kaufen. Oder also dieses Teil mit 
105 MSps ist dualuse, wie sieht es mit dem 80 MSps oder 65 MSps Teil 
aus?

von Gustl B. (-gb-)


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So, also der AD9650 mit 65 und 25 MSps ist nicht exportkontrolliert. 
Weil der aber recht teuer ist der Stein habe ich den gleich 8 mal bei 
eBay gekauft, den mit 25 MSps aus Israel für etwas über 100$ für alle 8 
Stück zusammen.

von Gustl B. (-gb-)


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So, Update:

Platine ist da, den DCDC Regler habe ich auch draufgebraten und 
funktioniert.
Das FPGA wollte ich gerade mit Heißluft draufbraten, sah auch gut aus, 
aber war nicht OK. Einige Lotkugeln sind flüssig durch die Vias gelaufen 
und waren dann unter dem FPGA weg. Hab den also wieder runtergelötet und 
sauber gemacht für einen nächsten Versuch.
Frage:
Was kann man dagegen machen? Unterseite schon vorher mit Lot benetzen? 
Kein Flussmittel/Paste auf die Oberseite? Unterseite irgendwie 
abdichten?

Vielen Dank!

Gustl der jetzt gleich ein paar mehr FPGA Steinchen zum Üben bestellen 
wird ...

von Gustl B. (-gb-)


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Wenn ich vom FPGA und der Platine alles Lot entferne, gibt es da einen 
Trick den doch noch zu verlöten? Jetzt nicht mit ganz vielen 
Fädendrähten wie hier, sondern ich dachte an sowas wie
eine gleichmäßige, sehr dünne Schicht Lötpaste auftragen, FPGA 
drauflegen, und beim Backen zieht sich das Lot nur da zusammen wo Pads 
sind weil der Rest ja Lötstopp hat. Ohne Lötbällchen ist aber das 
Positionieren extrem schwer weil man nichts genau sieht.

von Mac G. (macgyver0815)


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Gustl B. schrieb:
> gibt es da einen
> Trick den doch noch zu verlöten?

Google mal nach "bga reballing".

Warum konnte das Zinn denn überhaupt ablaufen?
Vias evtl. zu groß und zu dicht an den Pads?

von Gustl B. (-gb-)


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Mac G. schrieb:
> Google mal nach "bga reballing".

Da werden eigentlich immer fertige Kugeln verwendet. Ich will nichts 
extra kaufen, neue FPGAs sind schon bestellt.

Mac G. schrieb:
> Warum konnte das Zinn denn überhaupt ablaufen?
> Vias evtl. zu groß und zu dicht an den Pads?

Naja, Bohrdurchmesser 0,2 mm weil nichts Kleineres möglich ist. Und nun, 
das ist ein BGA, da sind die Vias doch immer nahe an den Pads?!

von Mac G. (macgyver0815)


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Gustl B. schrieb:
> Da werden eigentlich immer fertige Kugeln verwendet.

Nicht immer. Habe auch mal (in einem Video) gesehen dass da einfach nur 
frisches Lot aufgebraucht wurde, dann viel Flussmittel und es ging.


Gustl B. schrieb:
> Naja, Bohrdurchmesser 0,2 mm weil nichts Kleineres möglich ist.

Das ist OK.
Bei 1mm Pitch wäre prinzipiell Platz für größere Vias daher die Frage.


Gustl B. schrieb:
> da sind die Vias doch immer nahe an den Pads?!

Bei 1mm Pitch hat man bei 0.2mm Vias etwas Spielraum (verglichen mit 
0.8mm o.ä.).
Nicht "nahe" an den Pads heisst: zentral in der Mitte zwischen 4 Pads, 
Vias natürlich mit Stopplack abgedeckt.

von Gustl B. (-gb-)


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Mac G. schrieb:
> Nicht "nahe" an den Pads heisst: zentral in der Mitte zwischen 4 Pads,
> Vias natürlich mit Stopplack abgedeckt.

Ja das habe ich verpennt.

Mac G. schrieb:
> Nicht immer. Habe auch mal (in einem Video) gesehen dass da einfach nur
> frisches Lot aufgebraucht wurde, dann viel Flussmittel und es ging.

Stelle ich mir schwierig vor.

von Christoph Z. (christophz)


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Gustl B. schrieb:
> Wenn ich vom FPGA und der Platine alles Lot entferne, gibt es da einen
> Trick den doch noch zu verlöten? Jetzt nicht mit ganz vielen
> Fädendrähten wie hier, sondern ich dachte an sowas wie
> eine gleichmäßige, sehr dünne Schicht Lötpaste auftragen, FPGA
> drauflegen, und beim Backen zieht sich das Lot nur da zusammen wo Pads
> sind weil der Rest ja Lötstopp hat.

Schau dir mal ein paar Videos an. Es gibt die Methode mit fertigen 
Lotkugeln aber es geht auch mit Lotpaste und einem Stencil.

Extrem advanced ist es, wenn du jede Kugel von Hand mit Lotdraht 
auflötest. Hatte ich auch mal ein Video gesehen, dass ich aber auf die 
schnelle nicht finde.

von Gustl B. (-gb-)


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Hm, also das ist vielleicht seltsam, aber die Vias sind nicht mit 
Lötstopp bedeckt. Das waren sie bisher bei keiner meiner Platinen von 
PCB-Pool. Der Restring ist bedeckt, aber die Bohrung selbst ist offen.
Ja, vermutlich hätte ich das anders layouten sollen und die Vias weiter 
von den Pads wegsetzen sollen. Mache ich dann das nächste Mal so.
Jetzt werde ich es noch mit Lotpaste und Stencil versuchen. Als Stencil 
verwende ich den von PCB-Pool für die Platine. Mal gucken ...

von Helmut S. (helmuts)


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> Ja, vermutlich hätte ich das anders layouten sollen und die Vias weiter
von den Pads wegsetzen sollen.

Normalerweise setzt man die Vias genau in die Mitte zwischen den Pads.
Das FPGA im 1mm Raster(grid) platzieren. Dann das Raster(grid) auf 0,5mm 
setzen und die Vias in die Mitte zwischen den Pads platzieren.

> Der Restring ist bedeckt, aber die Bohrung selbst ist offen.

Das wird standardmäßig so gemacht.

: Bearbeitet durch User
von Mac G. (macgyver0815)


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Helmut S. schrieb:
>> Der Restring ist bedeckt, aber die Bohrung selbst ist offen.
>
> Das wird standardmäßig so gemacht.

Bei 0.2mm?
Schon bei 0.3mm sind die i.d.R. dicht wenn man den Lack drüber laufen 
lässt, da läuft normalerweise nicht genug ab.

von Christoph Z. (christophz)


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Mac G. schrieb:
> Helmut S. schrieb:
>>> Der Restring ist bedeckt, aber die Bohrung selbst ist offen.
>>
>> Das wird standardmäßig so gemacht.
>
> Bei 0.2mm?
> Schon bei 0.3mm sind die i.d.R. dicht wenn man den Lack drüber laufen
> lässt, da läuft normalerweise nicht genug ab.

Lötstoplack wird heute üblicherweise so wie der ätzresistende Photolack 
belichtet und danach prozessiert. Früher wurde er mit Siebdruck 
aufgetragen, das reicht bei den heutigen Genauigkeitsanforderungen nicht 
mehr.

Der Leiterplattenhersteller hat ein Interesse daran, dass die Vias offen 
bleiben, da sich sonst in den Löchern chemikalienresten ansammeln. Das 
tut weder den folgenden Bädern gut noch ist es für die Standzeit der 
Leiterplatte gut. (Ein guter Freund von mir Arbeitet bei einem 
Leiterplattenhersteller und darf so etwas immer wieder erklären, für 
mich ist dieser kurze Informationsweg sehr nützlich).

von Gustl B. (-gb-)


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Tja, jetzt kann ich natürlich die Vias schön zwischen die Pads setzen 
aber dann wird das Layout auf vier Lagen deutlich schwieriger.

von Mac G. (macgyver0815)


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Christoph Z. schrieb:
> Der Leiterplattenhersteller hat ein Interesse daran, dass die Vias offen
> bleiben,

Für Prototypen (zumal BGA selbst gelötet - das ist eh nicht für die 
Ewigkeit) passt das schon. Habe ich schon locker 30x so gemacht, nie 
Probleme damit gehabt.
Für Serien kann man dann auch Fülldruck ordern.

von Gustl B. (-gb-)


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So, neues Layout ist fertig, die Pads sind jetzt auch etwas größer, 
nämlich wie im Datenblatt mit 0.5 mm Durchmesser. Bestellt wird morgen.
Das Routen ging tatsächlich ganz brauchbar. Oben sind die Pads und die 
äußeren beiden Reihen werden direkt auf Top rausgeroutet, dann 
Massenlage, dann Signallage für die Signale weiter innen und die 
Unterseite ist für die Versorgungsspannungen. Ich wollte zwar eigentlich 
die Spannungen auf einer der inneren Lagen routen, aber wenn auf der 
Unterseite sowieso die Kondensatoren sitzen bietet sich diese auch für 
die Versorgung an.

von Gustl B. (-gb-)


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So, funktioniert. .sch und .brd gibt es hier: 
Beitrag "FPGA Board mit FT2232H und Spartan7"

von Michael W. (Gast)


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Christian R. schrieb:
> Gustl B. schrieb:
>> Wenn die
>> Spannung 3.3V ist, sind dann Kondensatoren OK die für 6V ausgelegt sind?
>
> Kaputt werden sie nicht gehen, aber sie haben dann nur noch einen
> Bruchteil der angegebenen Nennkapazität.

Damit sind sie praktisch aber sehr wohl "kaputt", weil sie ihr Verhalten 
nicht mehr leisten.

Gustl B. schrieb:
> Marc Horby schrieb:
>> Poste doch mal bitte deine Eagle-Files. So hat man nur irgend ein Bild
>> imn Kopf und nicht das Bild was du hast!
>
> Ne, das mache ich hier in dem Forum nicht. Das gibt nur massives
> Gemeckere und man wird mir unprofessionalität vorwerfen. Das ist ein
> privates Lernprojekt und das wird es auch bleiben.

Eine bemerkenswerte Haltung, eingangs nach eventuell vorhandenen Files 
zu fragen, die andere für dich erstellt haben sollen und sie dir 
überlassen mögen und dann selber mauern.

von Gustl B. (-gb-)


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M. W. schrieb:
> Eine bemerkenswerte Haltung, eingangs nach eventuell vorhandenen Files
> zu fragen, die andere für dich erstellt haben sollen und sie dir
> überlassen mögen und dann selber mauern.

[ ] Ich habe den Text gelesen und verstanden.

Ich hatte nicht nach einer Schaltung oder so gefragt sondern nur nach 
dem Package. Da dann keine Antwort kam habe ich das sogar selber hier 
hochgeladen. Guck nach, da ist es! Da: 
Beitrag "Re: FTGB196 für Eagle?"

Erst DANACH kam hier die Frage nach meinen Eagle Files. Und zwar als 
über die Kondensatoren geschrieben wurde. Und da sind die Eagle Files 
völlig egal zur Beantwortung meiner Frage zu den Kondensatoren. Also 
hatte ich meine Eagle Files nicht geliefert. Unter anderem weil ich noch 
nicht wusste ob die funktionieren und hier generell vieles kaputtgeredet 
wird.
Jetzt weiß ich, dass mein Layout passt und habe dieses auch hochgeladen. 
Nicht weil ich das muss, sondern weil ich das selber hochladen wollte. 
Ich habe das selber erstellt und gebe auch gerne mein Wissen weiter. Ich 
sehe aber nicht ein wieso ich Arbeit nochmal machen soll die schonmal 
gemacht wurde wie eben ein Package erstellen.

Dein Kommentar zeigt sehr schön was mich an diesem Forum stört:
Kritik ohne den Tread gelesen oder verstanden zu haben.

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