PCB_Layout LAN 10/100

[kladusa (Gast)]

Hallo,

ich habe hier die Fragen bezüglich des Layout-Designes für die LAN 
Struktur gestellt:

Beitrag "LAN-Ethernet Quarzoszillator"

Nachdem habe ich das Layout neu gemacht. Es geht wieder um eine 4-lagige 
Leiterplatte, wobei:

1.Layer --> Signalen
2.Layer --> GND-Flächen (GND_1, GND_2)
3.Layer --> VDD-Flächen (5V_1, 5V_2, 3V3A, 3V3B, 5V_SYS, 3V3_VDDIO)
3.Layer --> Signalen

Im Anhang findet man die Bilder von Layout.

Anhang1: LAN-Layout Design:
Hier habe ich die Designregeln(Leitungslängen, Entfernungen, 
Platzierungen) beachtet.

Anhang2: QUARZ
Da wird die Platzierung des Quarzoszillators(25 MHz) dargestellt. Stimmt 
das?

Anhang3: LAN8710-GND
Der untere Pad des LAN-Treibers(LAN8710) wird als GND belegt. Diesen Pad 
habe ich mit einem 3x3 Gitter-Via mit Ground an der Layer 2 verbunden.
Hier wird ein vergrabenes Via eingesetzt.
Sonst, beim Design habe ich alle 3 Typen von Vias(Durchkontaktierung 
1-4, sackloche und blinde Vias) mit folgenden Eigenschaften verwendet:

Bohrdurchmesser: 0,3
Paddurchmesser:  0,6

Vias sind 0.2mm vom Pad entfernt. Müssen sie dann mit dem Lötstopplack 
belegt werden?

Anhang4: Masseflächen
Die 2.Layer wird mit 2 getrennten Masseflächen ausgeführt. Diese 2 
Flächen sind durch eine Sperrfläche mit einem Abstand von 1.2mm 
voneinander getrennt.
Was mir die Sorge macht, sind die durch die Vias entstehenden Schlitzen 
in Massefläche(siehe Anhang5: Schlitzen in Masseflächen).
Diese Schlitzen lassen sich nicht vermeiden.
Wäre das voll in Ordnung?

Anhang6: Chassis-GND
Weiter habe ich am Rand der Leiterplatte die Gehäusemasse-Fläche an der 
ersten Layer ausgeführt. Hier sind 3 unterschiedlichen Gehäusen 
miteinander verbunden:
RJ45-Buchse(wo die Kommunikationsschnittstellen mit 
Übertragungsgeschwindigkeit bis zu 500 kbit/s angesteckt werden sollen)
RJ45-Magnetic Jack(Ethernet-Stecker)
Micro-SD-Kartenverbinder

Die Gehäuse-Masse habe ich dann an nur einer Stelle mit der DGND mittels 
eines 0.1 Ohm Widerstandes(Bauform 0805, andere Bauteile sind 0603) 
verbunden(laut dem Schaltplan der LAN-Struktur).
Geht das in Ordnung?

Anhang7: Versorgungsflächen an der dritten Layer
Hier sind 5 unterschiedlichen Versorgungsspannungen dargestellt. 
Zwischen den Flächen ist die Sperrfläche mit 1.2mm Entfernung.
Geht das in Ordnung?

Anhang8: RJ45-Magnetic Jack
Dürfte ich unter der Signalleitungen(Tx und Rx) bzw. unter dem ganzen 
RJ45-Magnetic-Stecker, welche/r an der ersten Layer sind, die 
Massefläche(Layer 2) und Versorgungsfläche(Layer 3) ausführen?


Bedanke im Voraus für jede Unterstützung!

Liebe Grüße,
Kladus

[kladusa (Gast)]

Ich habe die Masseflächen bezüglich der Schlitzen wegen der Vias 
"ausbessert".
Mehrere Vias, welche ganz nah zueinander sind, machen eine Schlitze in 
Fläche.
Um das zu vermeiden, ich habe die Vias anders platziert.

Hat jemand weitere Ideen, was man noch ausbessern könnte?

[Dergute W. (derguteweka)]

Moin,

Ich wuerde nur mit einer Masseflaeche arbeiten. Signale, die ueber den 
Schlitz zwischen den 2 Massen gehen, "sehen" sonst eine ziemlich abrupte 
Aenderung im Wellenwiderstand.
Oder sind auf dem PCB sonst noch irgendwelche Ignitrons, die kA 
schalten?

Gruss
WK

[kladusa (Gast)]

Ich brauche beide Masseflächen.
Aber die Vias zwischen den 2 Masseflächen sind nun anders platziert, wie 
im Bild dargestellt wird.

Sonst, weil ich hier in Forum keine Kritik bezüglich des Layouts 
bekommen habe, vermute ich, dass alles in Ordnung ist.

Schöne Grüße
Kladus

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Haare spalten:
Die Paare Z1/Z2 und Z3/Z4 sollten an die selbe Position innerhalb der 
Leiterbahn, damit der Impedanzsprung, der durch diese Bauteile erzeugt 
wird, ebenfalls an der selben Stelle ist...

Die Quarzanbindung könnte man auch noch verbesern, indem die 
Kondensatoren mitsamt den beiden Via nicht vom IC weg, sondern /zum IC 
hin/ platziert werden. Denn der Strom, der aus den Kondensatoren 
herausfließt, möchte auf kürzestem Weg zurück zum IC. Jetzt ist die 
nächste Möglichkeit über die beiden Vias maximal weit entfernt.

Aber prinzipiell wird das Ding so schon problemlos tun.

Dergute W. schrieb:
> Signale, die ueber den Schlitz zwischen den 2 Massen gehen
Ja, das würde mich auch interessieren: müssen Signale diesen Schlitz 
überqueren? Zeig doch davon mal einen Screenshot...

[kladusa (Gast)]

Danke für die Hinweise!

Lothar M. schrieb:
> Haare spalten:
> Die Paare Z1/Z2 und Z3/Z4 sollten an die selbe Position innerhalb der
> Leiterbahn, damit der Impedanzsprung, der durch diese Bauteile erzeugt
> wird, ebenfalls an der selben Stelle ist...

Im Anhang findet man Screenshot von Z1/Z2 & Z3/Z4 Paaren. Schaut es nun 
besser aus?

Lothar M. schrieb:
> Die Quarzanbindung könnte man auch noch verbesern, indem die
> Kondensatoren mitsamt den beiden Via nicht vom IC weg, sondern /zum IC
> hin/ platziert werden. Denn der Strom, der aus den Kondensatoren
> herausfließt, möchte auf kürzestem Weg zurück zum IC. Jetzt ist die
> nächste Möglichkeit über die beiden Vias maximal weit entfernt

Okay, ich werde die Quarzanbindung noch verbessern.

Lothar M. schrieb:
> Dergute W. schrieb:
>> Signale, die ueber den Schlitz zwischen den 2 Massen gehen
> Ja, das würde mich auch interessieren: müssen Signale diesen Schlitz
> überqueren? Zeig doch davon mal einen Screenshot...

Siehe Anhang. Signale überqueren die Sperrfläche zwischen den 2 
Masseflächen. Aber nicht an der gleichen Layer.
Das sind die Signale von der ersten und vierten Layer.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

kladusa schrieb:
> Screenshot von Z1/Z2 & Z3/Z4 Paaren. Schaut es nun besser aus?
Passt.

> Okay, ich werde die Quarzanbindung noch verbessern.
viel musst du da nicht machen

> Signale überqueren die Sperrfläche zwischen den 2 Masseflächen.
"This is no good design practice!"
Denn jeder Strom, der duch eine der Signalleiterbahnen fließt, muss auch 
(bevorzugt) über GND wieder dorthin zurück, wo es herkommt (deshalb der 
Begriff "geschlossener Stromkreis"). Wenn der Strom nicht direkt bei der 
Signalleiterbahn ("bei" = direkt drunter, drüber oder daneben) 
zurückfließen kann, dann muss er Umwege nehmen und öffnet deshalb eine 
Leiterschleife, die wie eine Wicklung eines Trafos wirkt und 1. 
Störungen einkoppelt und 2. Störungen auskoppelt.

Deshalb ist es in knapp 99% der Fälle am einfachsten, nur eine einzige 
durchgehende Massefläche zu haben, und dann die Bauteile so zu 
platzieren, dass nicht der 3A-PWM-Ausgangsstrom direkt unter dem ADC 
oder der RTC durchgeht...

[Jens (Gast)]

Lothar M. schrieb:
> Die Quarzanbindung könnte man auch noch verbesern, indem die
> Kondensatoren mitsamt den beiden Via nicht vom IC weg, sondern zum IC
> hin platziert werden. Denn der Strom, der aus den Kondensatoren
> herausfließt, möchte auf kürzestem Weg zurück zum IC. Jetzt ist die
> nächste Möglichkeit über die beiden Vias maximal weit entfernt.

Noch besser ist es die Masse unter dem Quarz zu trennen und mit einem 
via am Gnd pin von dem ic zu verbinden

[Christian B. (luckyfu)]

kladusa schrieb:
> Der untere Pad des LAN-Treibers(LAN8710) wird als GND belegt. Diesen Pad
> habe ich mit einem 3x3 Gitter-Via mit Ground an der Layer 2 verbunden.
> Hier wird ein vergrabenes Via eingesetzt.
> Sonst, beim Design habe ich alle 3 Typen von Vias(Durchkontaktierung
> 1-4, sackloche und blinde Vias) mit folgenden Eigenschaften verwendet:

wozu das denn? ist das wirklich notwendig in einem 4 Layer Board alle 
möglichen Via Typen unterzubringen? Da ist es billiger, aus den 4 Lagen 
ein 6 Lagen board zu machen und dafür auch die vergrabenen Bohrungen zu 
verzichten. Das ist nur sinnvoll, bei ICs mit so kleinem Pinabstand, daß 
man darunter nicht mehr weg kann. Die haben dann aber idR so viele 
Spannungspins, daß 4 Lagen definitiv nicht ausreichen.

[Mac G. (macgyver0815)]

Bevor man Blind+Buried Vias nutzt, sollte man immer auch die Kosten 
dafür mit dem Fertiger abklären.
Für kleine Stückzahlen werden sich die Kosten sehr drastisch erhöhen.

Das gezeigte Layout erfordert jedenfalls definitiv keine Buried Vias.

[Wühlhase (Gast)]

Jens schrieb:
> Lothar M. schrieb:
>> Die Quarzanbindung könnte man auch noch verbesern, indem die
>> Kondensatoren mitsamt den beiden Via nicht vom IC weg, sondern zum IC
>> hin platziert werden. Denn der Strom, der aus den Kondensatoren
>> herausfließt, möchte auf kürzestem Weg zurück zum IC. Jetzt ist die
>> nächste Möglichkeit über die beiden Vias maximal weit entfernt.
>
> Noch besser ist es die Masse unter dem Quarz zu trennen und mit einem
> via am Gnd pin von dem ic zu verbinden
Hä...was meinst du damit? Und warum wäre das noch besser?

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Wühlhase schrieb:
> Hä...was meinst du damit?
Zu den Grundlagen siehe 
http://www.lothar-miller.de/s9y/categories/33-Quarz

> Und warum wäre das noch besser?
Die Oszillatorströme lokal halten, dass nicht ein "querlaufender" 
anderer Strom zusätzlichen Jitter bringt.

[Falk B. (falk)]

@ kladusa (Gast)

>Ich brauche beide Masseflächen.

Wofür denn?

>Aber die Vias zwischen den 2 Masseflächen sind nun anders platziert, wie
>im Bild dargestellt wird.

Sieht komisch aus.

>Sonst, weil ich hier in Forum keine Kritik bezüglich des Layouts
>bekommen habe, vermute ich, dass alles in Ordnung ist.

Wenn das mal kein Irrtum ist. Es heißt zwar, Schweige heißt Zustimmung, 
aber manchmal haben die Experten auch keine Lust zum Schreiben.

Den Kringel am RJ45 Stecker kannst du dir sparen, das ist 
Selbstverarschung. Auch wenn da 2mm Längendifferenz reinkommen, ist das 
unkritisch. Rechne mal die Laufzeit von 2mm Leitung aus und setz das ins 
Verhältnis zu einer Bitzeit bei 100MBit Ethernet.


>Die 2.Layer wird mit 2 getrennten Masseflächen ausgeführt.

Warum? Schaltplan?

>Was mir die Sorge macht, sind die durch die Vias entstehenden Schlitzen
>in Massefläche(siehe Anhang5: Schlitzen in Masseflächen).
>Diese Schlitzen lassen sich nicht vermeiden.
>Wäre das voll in Ordnung?

Geht schon, soo lang sind die nicht.


>Weiter habe ich am Rand der Leiterplatte die Gehäusemasse-Fläche an der
>ersten Layer ausgeführt. Hier sind 3 unterschiedlichen Gehäusen
>miteinander verbunden:

Ist OK.

>Die Gehäuse-Masse habe ich dann an nur einer Stelle mit der DGND mittels
>eines 0.1 Ohm Widerstandes(Bauform 0805, andere Bauteile sind 0603)
>verbunden(laut dem Schaltplan der LAN-Struktur).
>Geht das in Ordnung?

Eher nicht. Wenn das Gehäuse als kapazitive Abschirmung wirken soll, 
muss es hf-tauglich kontaktiert werden. D.h. möglichst flächig. Wenn das 
nicht geht an möglichst vielen, verteilten Punkten.

>Hier sind 5 unterschiedlichen Versorgungsspannungen dargestellt.
>Zwischen den Flächen ist die Sperrfläche mit 1.2mm Entfernung.
>Geht das in Ordnung?

Ja.

>Dürfte ich unter der Signalleitungen(Tx und Rx) bzw. unter dem ganzen
>RJ45-Magnetic-Stecker, welche/r an der ersten Layer sind, die
>Massefläche(Layer 2) und Versorgungsfläche(Layer 3) ausführen?

Einige Hersteller verbieten das. Es bringt auch eher wenig. Laß sie weg.

[Wühlhase (Gast)]

Lothar M. schrieb:
> Die Oszillatorströme lokal halten, dass nicht ein "querlaufender"
> anderer Strom zusätzlichen Jitter bringt.
Hat dazu auch mal jemand eine Messung gemacht?

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Wühlhase schrieb:
> Lothar M. schrieb:
>> Die Oszillatorströme lokal halten, dass nicht ein "querlaufender"
>> anderer Strom zusätzlichen Jitter bringt.
> Hat dazu auch mal jemand eine Messung gemacht?
Mit Sicherheit. Und Hersteller von RTC erwähnen diese besondere 
Behnadlung des Quarzes sogar explizit im Datenblatt. Z.B. dort schon auf 
der ersten Seite:
https://www.st.com/en/clocks-and-timers/m41t60.html
Der Kommentar dazu lautet dann "Circuit board layout considerations for 
the 32.768 kHz crystal of minimum trace lengths and isolation from RF 
generating signals should be taken into account."
Und jedes steilflankige Signal ist per Definition "RF generating".

Der Witz ist: auch wenn ein solches optimales Quarzlayout (trotz der 
offensichtlichen Hintergründe) "nicht nötig wäre" (z.B. bei einem 
handelsüblichen µC), dann schadet es trotzdem nichts, weder in Bezug auf 
benötigten Platinenplatz noch in Bezug auf die nötige Bauteilanzahl.

Auch einen Blick wert:
https://www.ged-pcb-mcm.de/gutes-pcb-layout-am-beispiel-des-quarzoszillators/
https://www.langer-emv.com/de/product/stoerfestigkeit/79/esd-stoerfestigkeit-eines-mikrocontroller-gestuetzten-messsystems/1110

[Wühlhase (Gast)]

Hm...also theoretische Ausführungen, aber keine praktische Prüfung. Sehr 
schade.

[kladusa (Gast)]

Lothar M. schrieb:
>> Signale überqueren die Sperrfläche zwischen den 2 Masseflächen.
> "This is no good design practice!"

Danke für die Erklärung. Ich habe das Layout verbessert. Im Anhang_1 
sieht man, dass die Signale die Sperrfläche nicht mehr überqueren.
Alle Signale gehen nun durch den Isolator, also sind anhand des 
Isolators getrennt(SI8663BB-B-IS1).

Mac G. schrieb:
> Das gezeigte Layout erfordert jedenfalls definitiv keine Buried Vias.

ja stimmt. Das war mein Fehler bei der Beschreibung. Ich kann sowieso 
buried Vias nirgendwo einsetzen. Lage 2 ist Masselage, Lage 3 ist 
Versorgungslage.
Ich setze blind Vias, um die erste Lage mit der zweiten bzw. mit der 
dritten Lage zu verbinden.

Falk B. schrieb:
> @ kladusa (Gast)
>
>>Ich brauche beide Masseflächen.
>
> Wofür denn?

Laut Schaltplan wird die innere Elektronik(Rechner, Micro-SD, 
LAN-Struktur) direkt mit einem 5V Netzgerät versorgt.
Weiter wird ein DC-DC(isolated) Wandler eingesetzt.
Mit isolierten Asugangsspannung von DC/DC Wandler werden die externen 
Komponenten versorgt(Kommunikationsschnittstellen, Steuerung von 
Relais...). Falls eine Störung "draußen" entstehen würde, hätte diese 
keine Auswirkung auf die innere Elektronik.

Falk B. schrieb:
> aber manchmal haben die Experten auch keine Lust zum Schreiben

das geht auch in Ordnung. Deshalb möchte mich bei allen bedanken. Hier 
geht es um eine sehr gute Unterstützung, welche man sonst viel bezahlen 
müsste.

Falk B. schrieb:
> Den Kringel am RJ45 Stecker kannst du dir sparen, das ist
> Selbstverarschung.

gut zu wissen. Ich wollte die Längendifferenz auf Minimum 
bringen(<0.1mm)

Falk B. schrieb:
>>Die Gehäuse-Masse habe ich dann an nur einer Stelle mit der DGND mittels
>>eines 0.1 Ohm Widerstandes(Bauform 0805, andere Bauteile sind 0603)
>>verbunden(laut dem Schaltplan der LAN-Struktur).
>>Geht das in Ordnung?
>
> Eher nicht. Wenn das Gehäuse als kapazitive Abschirmung wirken soll,
> muss es hf-tauglich kontaktiert werden. D.h. möglichst flächig. Wenn das
> nicht geht an möglichst vielen, verteilten Punkten.

Okay. Der 6-polige RJ45-Stecker dient zur Verbindung von 
Kommunikationsschnittstellen. Die Treiber(RS485,CAN) sowie die 
Abschlusswiderstände sind mit "externer" Spannung versorgt. Hier geht es 
um NF-Signale(< 0.5 MHz).

Ganz nah zu diesem Stecker ist ein RJ45-Magnetic Jack platziert. Die 
ganze LAN-Struktur wird mit "interner" Spannung versorgt (anhand des 
isolierten DC/DC Wandlers ergibt sich den Unterschied zwischen interner 
und externer Spannung).
Aber die beiden Gehäuse werden mit "interner" Masse über den Widerstand 
verbunden. Da habe ich schon die Unklarheiten. Dürfte man sowas 
realisieren?Nach meiner Meinung sollte es keine Rolle spielen aber bin 
nicht 100% sicher.


Weiter wollte ich die Auswirkung von Via auf das Signal 
berechnen/abschätzen.
Hier meine ich auf die Durchkontaktierungen(Lage 1 und Lage 2) bei den 
Signalen zwischen PHY und dem BeagleCore.
Wenn ich das gut verstanden habe, wenn ein Via eine erhöhte Kapazität im 
Vergleich zur Signalleitung  aufweist, kommt es zur Impedanzänderung. 
Dadurch sinkt die Impedanz in der Viahülse kurzzeitig ab, was auf das 
Signal störend auswirkt.

Ich habe die Kapazität des Vias näherungsweise berechnet:

C = 0.1pF*n*(d/s)  wobei, n Anzahl der durchlaufenen Lagen, d 
Bohrungsdurchmesser und s Breite des Isolatonsringes.

Also, anstelle n setzte ich 2 ein, anstelle d setzte ich 0.3mm ein und 
anstelle s setzte ich 0.254 ein(Isolationsabstand beim Polygonzeichnen 
definiert).

Ich bekomme den Wert von etwa 0.47pF. Die Ladung des Vias ist dann:

Q = C*U --> Q = 0.47pF*2.5V ist etwa 1.2 pC (2.5V nehme ich als 
Spannungspegel der Leitung--> aus Datenblatt: 
http://ww1.microchip.com/downloads/en/DeviceDoc/00002164B.pdf

Dementsprechend habe ich die Ladung des Signalimpulses näherungsweise 
berechnet:

Q = Stromstärke x Anstiegszeit --> I*t

Als Stromstärke nehme ich den Wert 12mA(aus Datenblatt) und als 
Anstiegszeit nehme ich 3ns an.(Datenblatt)

Dann ergibt sich die Ladung des Impulses von etwa 36 pC.

(Vialadung / Impulsladung)*100% = 3,33%

Also, Vialadung ist 3,33% der Impulsladung. Das sollte in Ordnung gehen.

Stimmt das?

Die Leitungsimpedanz wird nur durch die Geometrie der Leitung und das 
umgebende Dielektrikum bestimmt. Das heißt, Breite und Höhe der 
Signalleiterbahn, Abstand des Leiters zu den nächstgelegenen Grundplanes 
und die Dielektrikumskonstante beeinflussen die Impedanz.

Bei mir sind die Signale zwischen PHY und dem Beaglecore im Bereich von 
34mm bis zu 53mm lang. Ich werde die Längen anpassen, damit man die 
Längendifferenz auf Minimum ist.
Aber was ich nicht verstehe, wieso sind laut dem Schaltplan dazwischen 
100Ohm Widerstände. Sollte man die Impedanz möglichst nah zu 50Ohm 
bringen?

Also, die Länge der Leitung beeinflusst die Impedanz nicht?
100 Ohm Widerstände sind hier zur Impedanzanpassung eingesetzt?

Wenn ich die Impedanz mit dem Tool Saturn PCB berechne, muss ich dort 
die Frequenz angeben. Ich rechne die Frequenz der Leitung anhand der 
Anstiegszeit.

fmax = 1/(2*t). Als Anstiegszeit setzte ich 3ns und bekomme die maximale 
Frequenz etwa 167 MHz. Der Saturn-Rechner ergibt mir einen Wert kleiner 
als 50 Ohm. (Anhang_2)

Zusammenfassend möchte ich wissen, ob ich die Berechnungen richtig 
durchgeführt habe,
ob die Länge der Signalleitungen wirklich keine Auswirkung auf die 
Impedanz der Leitung hat und wieso 100 Ohm Widerstände?

Vielen Dank für eure Unterstützung.

Liebe Grüße

[Gerd E. (robberknight)]

kladusa schrieb:
> Ich setze blind Vias, um die erste Lage mit der zweiten bzw. mit der
> dritten Lage zu verbinden.

auch das ist überzogen und unnötig teuer.

Lass die Kriche im Dorf: Du hast es hier mit 100MBit LAN zu tun - nicht 
mit 100GBit.

[Falk B. (falk)]

@kladusa (Gast)

>Alle Signale gehen nun durch den Isolator, also sind anhand des
>Isolators getrennt(SI8663BB-B-IS1).

Hmm.


>>>Ich brauche beide Masseflächen.
>
>> Wofür denn?

>Laut Schaltplan wird die innere Elektronik(Rechner, Micro-SD,
>LAN-Struktur) direkt mit einem 5V Netzgerät versorgt.
>Weiter wird ein DC-DC(isolated) Wandler eingesetzt.
>Mit isolierten Asugangsspannung von DC/DC Wandler werden die externen
>Komponenten versorgt(Kommunikationsschnittstellen, Steuerung von
>Relais...). Falls eine Störung "draußen" entstehen würde, hätte diese
>keine Auswirkung auf die innere Elektronik.

Naja, das funktioniert meist aber nur teilweise. Wenn gleich eine 
galvanische Trennung ihre Vorteile hat, so ist sie weder zwingend noch 
allein eine Garantie, daß die bösen Störungen auch WIRKLICH draußen 
bleiben. Das geht schon beim DC/DC Wandler los, der hat 
Koppelkapazitäten.

>> Den Kringel am RJ45 Stecker kannst du dir sparen, das ist
>> Selbstverarschung.

>gut zu wissen. Ich wollte die Längendifferenz auf Minimum
>bringen(<0.1mm)

;-) Jaja, die liebe Theorie, und wo doch die CAD-System das auf den 
Mikrometer ausrechnen können.

Vor vielen Monden hatte ich mal ein sehr schönes Projekt, da ging es um 
1G Ethernet und SDH. Da war ein 16 Bit Bus drauf, der mit 800Mbit/s pro 
Leitung arbeitete (LVDS). Dort haben wir "nur" auf +/-1mm genau 
gearbeitet und an einigen Stellen sogar leicht mehr. Denn auch bei 
diesen schon recht hohen Geschwindigkeiten sind 1mm gerade mal ~5ps 
Laufzeit, und das bei ~1200ps Bitzeit! Das sollte man sich immer vor 
Augen halten!

Falk B. schrieb:
>>Die Gehäuse-Masse habe ich dann an nur einer Stelle mit der DGND mittels
>>eines 0.1 Ohm Widerstandes(Bauform 0805, andere Bauteile sind 0603)
>>verbunden(laut dem Schaltplan der LAN-Struktur).
>>Geht das in Ordnung?
>
> Eher nicht. Wenn das Gehäuse als kapazitive Abschirmung wirken soll,
> muss es hf-tauglich kontaktiert werden. D.h. möglichst flächig. Wenn das
> nicht geht an möglichst vielen, verteilten Punkten.


>Aber die beiden Gehäuse werden mit "interner" Masse über den Widerstand
>verbunden.

Ich kann dir nicht ganz folgen. Mach mal ein Blockschaltbild.

>Weiter wollte ich die Auswirkung von Via auf das Signal
>berechnen/abschätzen.

Bei welcher Schnittstelle? Selbst bei 100Mbit Ethernet ist das fast 
vernachlässigbar.

>Wenn ich das gut verstanden habe, wenn ein Via eine erhöhte Kapazität im
>Vergleich zur Signalleitung  aufweist, kommt es zur Impedanzänderung.
>Dadurch sinkt die Impedanz in der Viahülse kurzzeitig ab, was auf das
>Signal störend auswirkt.

Theoretisch ja, praktisch muß man auch hier die Relation im Auge 
behalten. Siehe oben.

Ich habe die Kapazität des Vias näherungsweise berechnet:

>Ich bekomme den Wert von etwa 0.47pF.

Könnte grob passen, ist sehr wenig.

> Die Ladung des Vias ist dann:

so oder so uninteressant.

>Dementsprechend habe ich die Ladung des Signalimpulses näherungsweise
>berechnet:

>Also, Vialadung ist 3,33% der Impulsladung. Das sollte in Ordnung gehen.

>Stimmt das?

So grob paßt das, wenn gleich ich nicht soviel aufwand betrieben hätte. 
wenn man mal grob von 1pF/cm Leitung ausgeht, kann man das einordnen.

>Bei mir sind die Signale zwischen PHY und dem Beaglecore im Bereich von
>34mm bis zu 53mm lang. Ich werde die Längen anpassen, damit man die
>Längendifferenz auf Minimum ist.

Ein PRAXISRELEVANTES Minimum!

>Aber was ich nicht verstehe, wieso sind laut dem Schaltplan dazwischen
>100Ohm Widerstände.

Welcher Schaltplan?

> Sollte man die Impedanz möglichst nah zu 50Ohm bringen?

Die Einzelleitung hat 50 Ohm gegen GND, macht bei einem differentiellen 
Paar 100Ohm gegeneinander.

>Also, die Länge der Leitung beeinflusst die Impedanz nicht?

Nein, siehe Wellenwiderstand.

>100 Ohm Widerstände sind hier zur Impedanzanpassung eingesetzt?

Welche denn?

>Wenn ich die Impedanz mit dem Tool Saturn PCB berechne, muss ich dort
>die Frequenz angeben. Ich rechne die Frequenz der Leitung anhand der
>Anstiegszeit.

Eine Leitung hat keine Frequenz. Bestenfalls hat ein Signal eine 
Bandbreite.

>fmax = 1/(2*t). Als Anstiegszeit setzte ich 3ns und bekomme die maximale
>Frequenz etwa 167 MHz.

Ist grob OK.

 Der Saturn-Rechner ergibt mir einen Wert kleiner
>als 50 Ohm. (Anhang_2)

>Zusammenfassend möchte ich wissen, ob ich die Berechnungen richtig
>durchgeführt habe,

Scheinen zu passen.

>ob die Länge der Signalleitungen wirklich keine Auswirkung auf die
>Impedanz der Leitung hat

Hat sie nicht.

> und wieso 100 Ohm Widerstände?

Welche? Wo?

[kladusa (Gast)]

Gerd E. schrieb:
> kladusa schrieb:
>> Ich setze blind Vias, um die erste Lage mit der zweiten bzw. mit der
>> dritten Lage zu verbinden.
>
> auch das ist überzogen und unnötig teuer.

Du willst sagen, dass ich diese Verbindungen mit den 
Durchkontaktierungen durch die ganze Platine(PTH) schaffen sollte?

Falk B. schrieb:
> Vor vielen Monden hatte ich mal ein sehr schönes Projekt, da ging es um
> 1G Ethernet und SDH. Da war ein 16 Bit Bus drauf, der mit 800Mbit/s pro
> Leitung arbeitete (LVDS). Dort haben wir "nur" auf +/-1mm genau
> gearbeitet und an einigen Stellen sogar leicht mehr. Denn auch bei
> diesen schon recht hohen Geschwindigkeiten sind 1mm gerade mal ~5ps
> Laufzeit, und das bei ~1200ps Bitzeit! Das sollte man sich immer vor
> Augen halten!

Okay, gut zu wissen.

Falk B. schrieb:
>>Aber die beiden Gehäuse werden mit "interner" Masse über den Widerstand
>>verbunden.
>
> Ich kann dir nicht ganz folgen. Mach mal ein Blockschaltbild.

Blockschaltbild im Anhang

Falk B. schrieb:
>>Bei mir sind die Signale zwischen PHY und dem Beaglecore im Bereich von
>>34mm bis zu 53mm lang. Ich werde die Längen anpassen, damit man die
>>Längendifferenz auf Minimum ist.
>
> Ein PRAXISRELEVANTES Minimum!

ich verstehe

Falk B. schrieb:
>>100 Ohm Widerstände sind hier zur Impedanzanpassung eingesetzt?
>
> Welche denn?

Schaltplan im Anhang

Falk B. schrieb:
> Eine Leitung hat keine Frequenz. Bestenfalls hat ein Signal eine
> Bandbreite.

ja klar.

[Wühlhase (Gast)]

kladusa schrieb:
> und wieso 100 Ohm Widerstände?
Nun: überhaupt Widerstände, damit die Energie, die du beim Schalten in 
die Leitung schickst, wieder entnommen (vulgo verheizt) wird. Läßt du 
die Widerstände weg, würde der Impuls am Ende reflektiert werden und dir 
das Signal (und den Tag) versauen.

Und 100Ohm, damit dein Signal keine Impedanzänderung erfährt.

Zum Stichwort Termnierung müßtest du da allerhand finden.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

kladusa schrieb:
> Gerd E. schrieb:
>> kladusa schrieb:
>>> Ich setze blind Vias, um die erste Lage mit der zweiten bzw. mit der
>>> dritten Lage zu verbinden.
>> auch das ist überzogen und unnötig teuer.
> Du willst sagen, dass ich diese Verbindungen mit den
> Durchkontaktierungen durch die ganze Platine(PTH) schaffen sollte?
Ja, natürlich. Solange es auf diese billige Art geht, machen das Alle 
so.

Wühlhase schrieb:
> Zum Stichwort Termnierung müßtest du da allerhand finden.
Genaueres mit "Serienterminierung".
Die Widerstände gehören laut Theorie nicht so wie im Schaltplan 
gezeichnet hübsch in die Mitte der Leiterbahn, sondern direkt an den 
Sender (=Ausgangspin). Wobei im 
Beitrag "Serienterminierung in der Mitte der Leitung?" die "reine Lehre" ein wenig 
widerlegt wird...

> Und 100Ohm, damit dein Signal keine Impedanzänderung erfährt.
Ich würde allerdings die Signalform am Empfängerpin messen und ggfs. bei 
"runden" Ecken die Widerstände kleiner machen.

[kladusa (Gast)]

Lothar M. schrieb:
> Wühlhase schrieb:
>> Zum Stichwort Termnierung müßtest du da allerhand finden.
> Genaueres mit "Serienterminierung".

Ich habe die Impedanz wieder ausgerechnet.
Im Anhang_1 sind die Berechnungen bei zwei unterschiedlichen 
Layout-Design dargestellt.
In meiner Version sind die Leitungen 0.25mm der Breite. Bei mir geht es 
um 4-lagige Platine.
Im Anhang_2 sieht man, dass der Abstand zwischen der ersten und der 
zweiten Lage bei einer 4-lagigen Platine 105 um ist.

Laut dem Rechner bekomme ich den Wert von fast 36 Ohm. Im Vergleich zum 
anderem Layout-Design von BBB sind die Leitungen in dieser Version 95.3 
um breit. Hier geht es um 6-lagige Platine.
Der Abstand ist dann 230um zwischen den ersten 2 Lagen.
Laut dem Rechner ist die Impedanz fast 92 Ohm. Hier sind 100 Ohm 
Widerstände zur Serienterminierung eingesetzt.

Falk B. schrieb:
> siehe Wellenwiderstand.

Es steht:
"Wenn eine elektrische Leitung als lang betrachtet werden muss, dann 
treten Reflexionen auf"

Weiter steht:
"Eine Leitung ist dann als elektrisch lang zu betrachten, wenn die 
einfache Laufzeit der Leitung größer als ca. 1/6 der minimalen 
Anstiegszeit der Signale ist"

Bei PHY wäre dann 3ns(minimale Anstiegszeit) * 1/6.
Also, 0.5ns * 21cm/ns = 10,5cm.
Bei mir sind die Leitungen 50mm lang(Hälfte). Muss man nicht aber es 
wäre besser die Widerstände einsetzen. Stimmt?

Dann:
"Eine Leitung wird mit einem ohmschen Widerstand terminiert, welcher den 
gleichen Wert wie der Wellenwiderstand aufweist"

Wenn es bei BBB Impedanz der Leitung 92 Ohm ist, sind dann in diesem 
Fall 100 Ohm Widerstände zur Terminierung Okay.

Aber bei mir geht es um 35 Ohm Impedanz der Leitung. Sollte ich eher die 
15 Ohm Widerstände zur Terminierung einsetzten, um die Impedanz auf 50 
Ohm zu bringen, oder genau 35 Ohm Widerstände einsetzten?

Wühlhase schrieb:
> Und 100Ohm, damit dein Signal keine Impedanzänderung erfährt.

Sehe ich nun nach der Berechnung im meinem Fall keinen Sinn genau 100 
Ohm Widerstände einzusetzen.

Lothar M. schrieb:
> Die Widerstände gehören laut Theorie nicht so wie im Schaltplan
> gezeichnet hübsch in die Mitte der Leiterbahn, sondern direkt an den
> Sender (=Ausgangspin).

Bei mir sind Widerstände ca. 3.5 mm bis 9 mm vom Sender entfernt, also 
vom PHY.

Lothar M. schrieb:
>> Du willst sagen, dass ich diese Verbindungen mit den
>> Durchkontaktierungen durch die ganze Platine(PTH) schaffen sollte?
> Ja, natürlich. Solange es auf diese billige Art geht, machen das Alle
> so.

Wenn ich eine PHT Durchkontaktierung zur Verbindung der ersten Lage mit 
der zweiten Lage verwende, bilde ich dann die unnötigen Stubs zwischen 
der zweiter und der vierten Lage, was zur Impedanzänderung führen 
könnte.
Kann das stimmen?

[Mac G. (macgyver0815)]

kladusa schrieb:
> bilde ich dann die unnötigen Stubs zwischen
> der zweiter und der vierten Lage,


Ja, aber das spielt für Ethernet überhaupt keine Rolle (auch für Gigabit 
Ethernet nicht).

[kladusa (Gast)]

Mac G. schrieb:
> Ja, aber das spielt für Ethernet überhaupt keine Rolle (auch für Gigabit
> Ethernet nicht).

Gut zu wissen. Danke!

[Falk B. (falk)]

@ kladusa (Gast)
>Ich habe die Impedanz wieder ausgerechnet.
>Im Anhang_1 sind die Berechnungen bei zwei unterschiedlichen
>Layout-Design dargestellt.

Hmmm.

>In meiner Version sind die Leitungen 0.25mm der Breite. Bei mir geht es
>um 4-lagige Platine.
>Im Anhang_2 sieht man, dass der Abstand zwischen der ersten und der
>zweiten Lage bei einer 4-lagigen Platine 105 um ist.

Ganz schön dünn. Auch die Gesamtdicke deiner geplanten Platine. Und das 
alles für den bissel Kram mit 100Mbit Ethernet? Da würde ich eine 08/15 
Standardplatine mit 4 Lagen nehmen und fertig.

>Laut dem Rechner bekomme ich den Wert von fast 36 Ohm.

Arg niedrig, denn deine Islolation ist arg dünn.

> Im Vergleich zum
>anderem Layout-Design von BBB sind die Leitungen in dieser Version 95.3
>um breit. Hier geht es um 6-lagige Platine.
>Der Abstand ist dann 230um zwischen den ersten 2 Lagen.
>Laut dem Rechner ist die Impedanz fast 92 Ohm. Hier sind 100 Ohm
>Widerstände zur Serienterminierung eingesetzt.

Das haut ja auch grob hin.

>Bei PHY wäre dann 3ns(minimale Anstiegszeit) * 1/6.
>Also, 0.5ns * 21cm/ns = 10,5cm.
>Bei mir sind die Leitungen 50mm lang(Hälfte).

> Muss man nicht

Eben.

> aber es wäre besser die Widerstände einsetzen. Stimmt?

Nicht unbedingt. Wenn man sich durch die Widerstände beim layout Stress 
macht, kann der Effekt auch wieder abklingen. Ich würde sie weglassen. 
Aber ich bin auch kein Weichkeks und Bürokrat, sondern Pragmatiker und 
Realist.

>"Eine Leitung wird mit einem ohmschen Widerstand terminiert, welcher den
>gleichen Wert wie der Wellenwiderstand aufweist"

>Wenn es bei BBB Impedanz der Leitung 92 Ohm ist, sind dann in diesem
>Fall 100 Ohm Widerstände zur Terminierung Okay.

Nicht ganz. Die Summe aus Treiberausgangswiderstand und Wellenwiderstand 
sollte Z0 sein.

>Aber bei mir geht es um 35 Ohm Impedanz der Leitung.

Viel zu niederohmig. Das kommt davon, wenn man unsinnig dünne Prepregs 
nutzt.

>Bei mir sind Widerstände ca. 3.5 mm bis 9 mm vom Sender entfernt, also
>vom PHY.

Es gibt 2 Richtungen, eninmal zum PHY und einmal zum MAC.

>Wenn ich eine PHT Durchkontaktierung zur Verbindung der ersten Lage mit
>der zweiten Lage verwende, bilde ich dann die unnötigen Stubs zwischen
>der zweiter und der vierten Lage, was zur Impedanzänderung führen
>könnte.
>Kann das stimmen?

Theoretisch ja, praktisch nein!!! Immer die Größenordnung und Relavanz 
beachten. Parkst du dein Auto auf den Millimeter genau ein?

[Wühlhase (Gast)]

kladusa schrieb:
> Wühlhase schrieb:
>> Und 100Ohm, damit dein Signal keine Impedanzänderung erfährt.
>
> Sehe ich nun nach der Berechnung im meinem Fall keinen Sinn genau 100
> Ohm Widerstände einzusetzen.
Ich bin bei meiner Erklärung ja auch von einer diff. 50Ω-Leitung 
ausgegangen.
Die Leitungsimpedanz trifft man selten exakt (und auch der Fertiger hat 
seine Toleranzen).
Dafür kommen mir deine 35Ω Leitungsimpedanz etwas merkwürdig vor.

Hast du eigentlich überhaupt eine Ahnung, wie gut deine Berechnung die 
Realität trifft? (Hatten wir hier nicht unlängst die Standardformel in 
Altium diskutiert, weil sie Unsinn lieferte? Wohl weil einige 
Anforderungen einfach zu weit außerhalb des Gültigkeitsbereichs lagen?)

Du solltest dich weniger an den exakten Berechnungen festhalten, sondern 
dich lieber schlau machen was Abweichungen für Folgen haben und dein 
Layout so auslegen, daß Abweichungen keine bösen Folgen haben.
Krampfhaft seine exakt berechneten Parameter einzuhalten in der blinden 
Hoffnung, nichts falsch zu machen, ist keine gute Vorraussetzung.

[kladusa (Gast)]

Falk B. schrieb:
> Ganz schön dünn. Auch die Gesamtdicke deiner geplanten Platine. Und das
> alles für den bissel Kram mit 100Mbit Ethernet? Da würde ich eine 08/15
> Standardplatine mit 4 Lagen nehmen und fertig.

Sowas wie im Anhang_1?
Wenn JA, dann hätte ich Isolation doppelt mehr, also 250 um.
Dann wäre die Impedanz 67 Ohm. Fast doppelt mehr als nun.

Falk B. schrieb:
> Die Summe aus Treiberausgangswiderstand und Wellenwiderstand
> sollte Z0 sein.

Aber verstehe den Fall bei BBB nicht, wo Impedanz = 90 Ohm ist.

kladusa schrieb:
> "Eine Leitung wird mit einem ohmschen Widerstand terminiert, welcher den
> gleichen Wert wie der Wellenwiderstand aufweist"

Dann sollte Wellenwiderstände(Terminierungswiderstände) nicht größer als 
dieser Wert sein.

Ro + Zw = Zo

x + 100 = 90

Was wäre dann Eingangswiderständ, wenn der Treiber LAN8710 etwa Io=8mA 
liefern sollte?

Falk B. schrieb:
> Nicht unbedingt. Wenn man sich durch die Widerstände beim layout Stress
> macht, kann der Effekt auch wieder abklingen.

Aber wenn die Widerstände zum Einsatz kommen, welchen Wert würde mir am 
besten passen?
Wenn ich die Breite der Leitung auf 0.15mm setze, erhöht sich die 
Impedanz auf etwa 82 Ohm(Anhang_2). Was für einen Wert sollte ich dann 
nehmen? Im Datenblatt vom LAN8710 finde ich keinen Wert für Ro. Wenn ich 
es rechne, bekomme ich ein unrealistischer Wert.

Falk B. schrieb:
> Es gibt 2 Richtungen, eninmal zum PHY und einmal zum MAC

Aber die Widerständen müssten näher zum Sender(LAN8710) platziert werden 
sein oder?

Falk B. schrieb:
> Theoretisch ja, praktisch nein!!!

Okay. Danke!

Falk B. schrieb:
> Parkst du dein Auto auf den Millimeter genau ein?
 Alles klar!

[Christian B. (luckyfu)]

kladusa schrieb:
> "Eine Leitung wird mit einem ohmschen Widerstand terminiert, welcher den
>> gleichen Wert wie der Wellenwiderstand aufweist"

Das stimmt erstmal so. Aber (!) nur, wenn die Leitung so lang ist, daß 
das Signal als Ganzes keine direkte Verbindung zum Treiber mehr 
herstellt. Andernfalls ist es besser, den Widerstand soweit nach oben 
anzupassen, daß der Treiber den Strom, der dadurch vernichtet wird, auch 
noch treiben kann.

Ansonsten ganz allgemein: Die Impedanz spielt hier eine untergeordnete 
Rolle. Wichtig ist, daß die Längenunterschiede minimal sind. Weniger 
wegen der Signalintegrität, die ist bei so langsamen Signalen wie 
Ethernet eher unproblematisch sondern wegen der EMV. Wenn du die beiden 
Signale voneinander trennst entstehen Gleichtaktströme, welche 
entsprechende Störungen verursachen und ggf. recht schwer zu 
kompensieren sind.
Man bekommt es nie zu 100% parallel. Schon allein, weil man in den 
meissten Fällen nicht weiß, wie groß die Längenunterschiede im Chip 
allein sind. Aber bei der LP tut es nicht weh, hier auf ein hunderstel 
genau zu arbeiten, dann dauert der Längenabgleich eben 5 Minuten länger, 
who cares?
Man muss ja nicht bei vermeidbaren Situationen schon den kompletten 
Toleranzraum aufbrauchen, welcher für Leitungen und SVB vorgesehen ist. 
Klar, bei Lan ist das unkritisch. Es schadet aber nicht, generell die 
gleiche Sorgfalt bei differential pairs walten zu lassen.

[Falk B. (falk)]

@ Christian B. (luckyfu)

>Rolle. Wichtig ist, daß die Längenunterschiede minimal sind.

Jaja, das alte Mantra.

>Man bekommt es nie zu 100% parallel.

Ist auch nicht nötig.

> Schon allein, weil man in den
>meissten Fällen nicht weiß, wie groß die Längenunterschiede im Chip
>allein sind. Aber bei der LP tut es nicht weh, hier auf ein hunderstel
>genau zu arbeiten, dann dauert der Längenabgleich eben 5 Minuten länger,
>who cares?

Schwachsinn^3!

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

kladusa schrieb:
> Falk B. schrieb:
>> Es gibt 2 Richtungen, eninmal zum PHY und einmal zum MAC
> Aber die Widerständen müssten näher zum Sender(LAN8710) platziert werden
> sein oder?
Die Widerstände müssen am Treiber sitzen. Und der ist einmal 
umController (für die Signale, die am Phy Eingänge sind) und das 
andere mal sitzt der Treiber im Phy (für die Signale, die am Phy 
Ausgänge sind).

Christian B. schrieb:
> Wenn du die beiden Signale voneinander trennst
??
Es geht hier doch nicht um differentielle Signale, sondern um simple 
single ended Leitungen vom Controller zum Phy.

Aber auch bei differentiellen Signalen in "handelsüblichen" 
Frequenzbereichen wird die Suppe bei weitem nicht so heiß gegessen, wie 
du sie kochst. Ich habe da für HDMI mal Untersuchungen gemacht und komme 
zum Schluss, dass man mit "üblicher Designtechnik" ein Layout nur selten 
so vermurksen kann, dass es auffällig wird. "Übliche Designtechnik" 
heißt, dass man natürlich drauf achten sollte, nicht zu sehr von der 
"idealen Geometrie" wegzukommen und dass man nicht gerade eine einzelne 
Leitung des HDMI-Pärchens unter dem Schaltregler durchführt.
Darüber hinaus kann man sich in diesem Thema natürlich mathematisch und 
simulationstechnisch bis auf den µm hinab versteigen und dabei natürlich 
auch noch in Betracht ziehen, dass die Fasern der Leiterplatte nicht 
parallel uner den Leiterbahnen verlaufen sollten, weil die Fasern ein 
anderes epsilon-r haben als das Harz dazwischen. Und deshalb die fein 
säuberlich berechnete Impedanz und die daraufhin auf den zehntel µm 
genau ermittelte Leiterbahnbreite auch schon wieder nicht stimmt...

Falk B. schrieb:
> Schwachsinn^3!
Das ist vielleicht ein wenig arg frontal und burschikos ausgedrückt, 
denn in der puren Theorie stimmt das schon. Aber in der Realität juckt 
das schlicht und simpel nichts. Auch ich gebe dem Layouter da nur +-1cm 
vor. Der macht das von sich aus dann schon richtig, wichtig ist nur, 
dass da etwas vorgegeben wurde, damit er die Signale überhaupt im 
Fokus hat. Und keines der so ausgelegten Layouts neigt zu irgendwelchen 
Aus- und Auffälligkeiten.

Christian B. schrieb:
> Aber bei der LP tut es nicht weh, hier auf ein hunderstel genau zu
> arbeiten
Insofern stimmt das natürlich: ich möchte es aufs hundertstel eines 
Meters genau..  ;-)

[Falk B. (falk)]

@Lothar M. (lkmiller) (Moderator)

>> Aber bei der LP tut es nicht weh, hier auf ein hunderstel genau zu
>> arbeiten

>Insofern stimmt das natürlich: ich möchte es aufs hundertstel eines
>Meters genau..  ;-)

;-))))))
1/100m Toleranz bei differentiellen Leitungen? Ist das das "comming out" 
der Digitaltechnik?

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Falk B. schrieb:
> 1/100m Toleranz bei differentiellen Leitungen?
Das Thema wird in der Theorie offenbar irgendwie viel zu heiß gekocht.

> Ist das das "comming out" der Digitaltechnik?
Naja, der Layouter schafft es gar nicht, diese Toleranz auszunutzen, 
wenn er sich an die Vorgabe mit dem differentiellen Paar hält. Warum ihn 
mit unnötig strengen Forderungen davon ablenken. Und ich werfe ja auf 
wirklich kritische Signale auch noch einen Blick drauf...  ;-)

[Wühlhase (Gast)]

Dann hätte ich an die alten Hasen auch noch mal eine Frage:
Wo würdet ihr die Grenze denn anlegen?

Ich hab hier ein Signal mit einer Anstiegszeit von 170ps (ca. 1,5-2cm) 
und hätte die maximale Längentoleranz dafür jetzt aus dem Bauch heraus 
auf etwa die Hälfte, also 7-10mm, festgelegt.

Was sagt ihr?

[Falk B. (falk)]

@Wühlhase (Gast)

>Ich hab hier ein Signal mit einer Anstiegszeit von 170ps (ca. 1,5-2cm)
>und hätte die maximale Längentoleranz dafür jetzt aus dem Bauch heraus
>auf etwa die Hälfte, also 7-10mm, festgelegt.

Naja, da würde ich schon in Richtung 3-5mm gehen wollen. Ist aber eher 
ein Bauchgefühl als wissenschaftliche Erkenntnis.

[Wühlhase (Gast)]

Danke für die Einschätzung.

[kladusa (Gast)]

Hallo,

ich habe das Layout hoffentlich "verbessert".

Wühlhase schrieb:
> Hast du eigentlich überhaupt eine Ahnung, wie gut deine Berechnung die
> Realität trifft?

Ich habe keine Erfahrung bei solchen Dingen. Deshalb versuche ich es 
anhand Berechnungen zu verstehen.

Falk B. schrieb:
> dass der Abstand zwischen der ersten und der
>>zweiten Lage bei einer 4-lagigen Platine 105 um ist.
>
> Ganz schön dünn. Auch die Gesamtdicke deiner geplanten Platine.

Wollte die genaue Dicke vom Hersteller bekommen. Ich habe nachgefragt, 
welche Dicke hat die Isolation zwischen der ersten und der zweiten Lage.
Wenn man bei der Bestellung FR4 als Material und 1.55mm als Dicke 
eingibt, der Preis ist ca.70 EUR. Wählt man die andere Dicke(0.8mm oder 
1.00) aus, der Preis steigt viel an, bis ca. 330EUR.
Diesen Preis möchte ich vermeiden.

Deshalb wollte ich wissen, welche Dicke der Isolation bei der 
Standarbestellung ist(1.55mm).
Der Mitarbeiter hat mir gesagt, dass es um keine Standarddicke geht.
Der Kern kann entweder 0.71mm oder 1.2mm dick sein.
Das verstehe ich gar nicht. Wenn ich die gewünschte Dicke des Kernes 
eingebe, dann geht es um den spezifischen Lagenaufbau, was zur Folge 
sehr hohe Herstellungskosten hätte.

Stell man vor, dass es um 0.71mm Dicke des Kernes geht. Dann würde der 
Prepreg 105um breit.
Nachdem ich die Breite der Leitungen auf 0.15mm geändert habe, ergibt 
sich nun die Impedanz von 50,93 Ohm.


Weiter habe ich die Längendifferenz angepasst. Die größte Differenz ist 
180um.
Im Anhang_1 sieht man wie die Signalleitungen zwischen BeagleCore und 
dem Phy aussehen. Schaut das gut aus?

Wenn ich diese Leitungen terminiere, setze ich nun die 33 Ohm 
Widerstände ein.
Ich nehme an, dass der Eingangswiderstand des Treibers ca. 15 Ohm. Dazu 
gebe ich 33 Ohm Widerstand noch, was zusammen etwa 50 Ohm ist.



Wühlhase schrieb:
> Du solltest dich weniger an den exakten Berechnungen festhalten, sondern
> dich lieber schlau machen was Abweichungen für Folgen haben und dein
> Layout so auslegen, daß Abweichungen keine bösen Folgen haben.

Ob ich nun das Ziel erreicht habe? Hätten die Abweichungen in diesem 
Fall böse Folgen?

Christian B. schrieb:
> Ansonsten ganz allgemein: Die Impedanz spielt hier eine untergeordnete
> Rolle. Wichtig ist, daß die Längenunterschiede minimal sind.

Dann bin ich hoffentlich an der "sicheren" Seite.

Weiter habe ich die Quarzanbindung hoffentlich verbessert(Anhang_2). Wie 
schaut es nun aus?

Lothar M. schrieb:
>> Falk B. schrieb:
>>> Es gibt 2 Richtungen, eninmal zum PHY und einmal zum MAC
>> Aber die Widerständen müssten näher zum Sender(LAN8710) platziert werden
>> sein oder?
> Die Widerstände müssen am Treiber sitzen. Und der ist einmal
> umController (für die Signale, die am Phy Eingänge sind) und das
> andere mal sitzt der Treiber im Phy (für die Signale, die am Phy
> Ausgänge sind).

Was wäre dann hier Vorschlag, wie dann die Widerstände am besten 
platzieren? In der Miete?
Weil ich nur die vom PHY Ausgangssignale terminiere, deshalb platzierte 
ich die Widerstände nah zum PHY.

Lothar M. schrieb:
>>> kladusa schrieb:
>>>> Ich setze blind Vias, um die erste Lage mit der zweiten bzw. mit der
>>>> dritten Lage zu verbinden.
>>> auch das ist überzogen und unnötig teuer.
>> Du willst sagen, dass ich diese Verbindungen mit den
>> Durchkontaktierungen durch die ganze Platine(PTH) schaffen sollte?
> Ja, natürlich. Solange es auf diese billige Art geht, machen das Alle
> so.

Alle Vias sind nun PTH Durchkontaktierungen.

Sonst, müsste ich die Vias mit Lötstopplack auslegen? Mit 
Maskenfreistellung? Was mit Vias unter dem PHY?

[Christian B. (luckyfu)]

kladusa schrieb:
> Der Mitarbeiter hat mir gesagt, dass es um keine Standarddicke geht.
> Der Kern kann entweder 0.71mm oder 1.2mm dick sein.
> Das verstehe ich gar nicht.

Um das zu verstehen, musst du erstmal verstehen, wie solche Multilayer 
aufgebaut werden.
In deinem Berechnungsprogramm kannst du alle Werte einstellen, in der 
Realität gibt es aber feste Stufen.
Ein Multilayer mit 4 Lagen wird folgendermaßen aufgebaut: Zuerst nimmt 
man ein 2-seitig beschichtetes Stück FR4. Die Kupferauflage ist in den 
allermeissten Fällen so bei 33µm (35µm nominell, aber die 
Basismaterialhersteller versuchen ihre Lieferung möglichst nah an die 
untere Toleranz (+/- 10% normalerweise) zu bringen. Kupfer ist halt das 
Teuerste Material an der LP).
Dieses Material gibt es in unterschiedlichen dicken, das dünnste ist 
glaube 50µm, das Dickste 3,2mm. Dazwischen gibt es mehrere Stufen, die 
geläufigsten sind die 0,7 und die 1,2mm in diesem Fall. 0,3mm sind es 
dann z.B. bei Höherlagigen aufbauten. Dieser Kern wird zu den 
Innenlagen, d.h. abgeätzt, sodaß das Leiterbild der Innenlagen entsteht. 
Anschließend geht es in die Presse. (Sofern man nicht vergrabene 
Bohrungen verlangt, wie du ursprünglich vorhattest, dann ist das nicht 
ein einfacher Ätzvorgang, sondern es beginnt mit Bohren gefolgt von 
Galvanik und erst danach wird geätzt).
Bevor es direkt verpresst wird kommt die Paketierung: Hier wird der 
Lagenaufbau zusammengestellt: das schon bearbeitete Laminat kommt in dem 
Fall in die Mitte (Daher der Name Kern) und auf beiden Seiten kommen 
mindestens 2, je nach Prozess maximal 4 sogenannte Prepregs. Das sind 
Harzgetränkte Glasfasermatten, deren Harz noch nicht vollständig 
vernetzt ist. Auch dieses gibt es nur in definierten Dicken. Das dünnste 
(geläufige) ist das 1080, welches ca. 80µm dick ist. Das geht hoch bis 
zum 7628 mit ca. 200µm. Davon bekommt deine Leiterplatte nun also 4 bis 
8 ab. Anschließend kommt auf beiden Seiten noch eine 17µm Kupferfolie. 
Dieses Paket wird dann vernietet und geht in die Presse, wo das Harz der 
Prepregs unter Hohem Druck, bei hoher Temperatur und unter 
Vakuumeinfluss nochmal flüssig wird und sich endgültig vernetzt. 
Anschließend werden die durchkontaktierten Löcher (und die Mounting 
Holes, welche zum Leiterbild passen müssen) gebohrt, dann wird das 
Leiterbild aufgebracht und selbiges dann galvanisch aufgebaut. 
Anschließend wird der nicht galvanisch aufgebaute Basiskupferrest 
abgeätzt, es kommt die Oberflächenbehandlung (Lötstopplack, 
Bestückungsdruck, Sonderdruck. Danach wird die Platine vereinzelt (Der 
Fertiger fertigt Platten bis zu 630 x 530mm, deine Platine ist mehrmals 
drauf) und schlussendlich geht es in den elektrischen Test und zur 
Endkontrolle.

Nicht jeder Hersteller hat nun alle möglichen Basismaterialstärken 
vorrätig, weswegen es vorteilhaft ist, vor Produktionsbeginn diesen 
Aufbau abzustimmen.

Anbei eine Liste gängiger Basismaterialien:
los gehts bei 0,05mm, dann 0,75, 0,1, 0,125, 0,15, 0,2, 0,25, 0,3, 0,36, 
0,41, 0,46, 0,51, 0,56, 0,61, 0,66, 0,71, 0,76, 0,9, 1,0, 1,08, 1,2...
Bei den Prepregs ist die Auswahl nicht so hoch: 104: (0,038 / 0,041), 
1060: (0,048 / 0,59), 1080: (0,069 / 0,78), 2113: (0,094 / 0,101), 2125: 
(0,099 / 0,106), 2165: (0,130 / 0,158), 7628: (0,178 / 0,201)

Die Zahlen beim Prepreg sind der Name, dahinter steht die verpresste 
Dicke zuerst bei der Hydraulischen Presse, danach beim Autoklaven. 
Daneben gibt es das Prepreg auch fast immer noch in mindestens 2 Stufen: 
normal und Harzreich, das hat einfluss auf die Enddicke, Harzreiches 
wird verwendet, wenn viele Löcher in den Kernen verschlossen werden 
müssen oder das Leiterbild mit dickem Kupfer und feinen Strukturen 
ausgestattet ist.

kladusa schrieb:
> Alle Vias sind nun PTH Durchkontaktierungen.
>
> Sonst, müsste ich die Vias mit Lötstopplack auslegen? Mit
> Maskenfreistellung? Was mit Vias unter dem PHY?

das eine hat mit dem anderen nichts zu tun. Ich persönlich mache fast 
alle Vias Lötstopplackbedeckt. Das hat den Vorteil, daß man Vias, welche 
nah am SMD Pad sind nicht so leicht Zinn klauen können, somit entstehen 
weniger Zinnbrücken. Der Nachteil ist: Man kann die Vias nicht als 
Messpunkte nutzen ohne vorher den Lack abzukratzen.
Aber auch diese Vias sind im inneren Lackfrei, anders ist es nicht IPC 
konform fertigbar.

[Falk B. (falk)]

@kladusa (Gast)

>ich habe das Layout hoffentlich "verbessert".

Naja. Die Mäander sind hier nur SchnickSchnack. Kann man sich sparen. 
Rechne mal hier die maximale Differenz und die daraus resultierende 
Laufzeit aus und setze sie ins Verhältnis zur Bitzeit.

>> Hast du eigentlich überhaupt eine Ahnung, wie gut deine Berechnung die
>> Realität trifft?

>Ich habe keine Erfahrung bei solchen Dingen. Deshalb versuche ich es
>anhand Berechnungen zu verstehen.

Ja, landest dabei aber immer wieder im Elfenbeinturm ;-)

>Wenn man bei der Bestellung FR4 als Material und 1.55mm als Dicke
>eingibt, der Preis ist ca.70 EUR.

Ist halt Standard und damit Masse und preiswert.

>Wählt man die andere Dicke(0.8mm oder
>1.00) aus, der Preis steigt viel an, bis ca. 330EUR.
>Diesen Preis möchte ich vermeiden.

Dann tu es!

>Stell man vor, dass es um 0.71mm Dicke des Kernes geht. Dann würde der
>Prepreg 105um breit.

Dick.

>Nachdem ich die Breite der Leitungen auf 0.15mm geändert habe,

Auch Unsinn. Das ist die untere Grenze des Standardprozesses. An die 
geht man nur ran, wenn es WIRKLICH sein muß. Deine eher einfache Platine 
kann man locker mit 0,2 oder 0,25mm Mindestbreite layouten.

> ergibt
>sich nun die Impedanz von 50,93 Ohm.

Sicher? Nicht vielleicht auch 50,95 Ohm?
Merkst du was? Eine der ersten Lektionen, die ich bei Benutzung des 
Taschenrechners in der Schule gelernt habe ist, nicht alle Stellen 
abzuschreiben und zu glauben. In Physik gab es Punktabzug, wenn man 
nicht sinnvoll gerundet hat.

>Weiter habe ich die Längendifferenz angepasst. Die größte Differenz ist
>180um.

Um GOTTES WILLEN!!! SO VIEL!!!

>Im Anhang_1 sieht man wie die Signalleitungen zwischen BeagleCore und
>dem Phy aussehen. Schaut das gut aus?

Die Leitungsführung entspricht deinem Konzept . . .

>Ich nehme an, dass der Eingangswiderstand des Treibers ca. 15 Ohm. Dazu
>gebe ich 33 Ohm Widerstand noch, was zusammen etwa 50 Ohm ist.

Ist OK, kann man später noch anpassen. Hauptsache die Widerstände sitzen 
an der richtigen Stelle im Layout.


>> Du solltest dich weniger an den exakten Berechnungen festhalten, sondern
>> dich lieber schlau machen was Abweichungen für Folgen haben und dein
>> Layout so auslegen, daß Abweichungen keine bösen Folgen haben.

>Ob ich nun das Ziel erreicht habe?

Nö.

> Hätten die Abweichungen in diesem Fall böse Folgen?

Bei deiner pedantischen Arbeitsweise mal ganz sicher ;-)

>> Ansonsten ganz allgemein: Die Impedanz spielt hier eine untergeordnete
>> Rolle. Wichtig ist, daß die Längenunterschiede minimal sind.

>Dann bin ich hoffentlich an der "sicheren" Seite.

Siehe oben.

>Weiter habe ich die Quarzanbindung hoffentlich verbessert(Anhang_2). Wie
>schaut es nun aus?

OK.


>> Die Widerstände müssen am Treiber sitzen. Und der ist einmal
>> umController (für die Signale, die am Phy Eingänge sind) und das
>> andere mal sitzt der Treiber im Phy (für die Signale, die am Phy
>> Ausgänge sind).

>Was wäre dann hier Vorschlag, wie dann die Widerstände am besten
>platzieren? In der Miete?

Hallo? Das mit dem sinnerfassenden Lesen müssen wir wohl noch ein wenig 
üben.

>Weil ich nur die vom PHY Ausgangssignale terminiere,

Warum? Glaubst du, daß die Gegenrichtung keine HF-Probleme hat?

> deshalb platzierte
> ich die Widerstände nah zum PHY.

Welche denn? Deine Kommunikation ist ausbaufähig! Zeig uns einen 
VOLLSTÄNDIGEN Schaltplan und nennen NAMEN!

>Alle Vias sind nun PTH Durchkontaktierungen.

Sinnvoll.

>Sonst, müsste ich die Vias mit Lötstopplack auslegen? Mit
>Maskenfreistellung? Was mit Vias unter dem PHY?

??

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

kladusa schrieb:
> Was wäre dann hier Vorschlag, wie dann die Widerstände am besten
> platzieren? In der Miete? Weil ich nur die vom PHY Ausgangssignale
> terminiere, deshalb platzierte ich die Widerstände nah zum PHY.
Dort, wo im Inneren des ICs der Treiber sitzt, dort gehören die 
Widerstände prinzipiell hin. Aber man muss da eben nicht päpstlicher 
sein als der Papst.
> Ich nehme an, dass der Eingangswiderstand des Treibers ca. 15 Ohm.
Nur der Ausgangswiderstand ist interessant.
> Dazu gebe ich 33 Ohm Widerstand noch, was zusammen etwa 50 Ohm ist.
Das wichtigste ist: du siehst den Platz für den Widerstand vor. Wenn du 
die Schaltung in Betrieb nimmst, dann misst du das Signal und suchst 
den "richtigen" Widerstand heraus.

> ergibt sich nun die Impedanz von 50,93 Ohm.
Die Nachkommastellen sind unnötig...  ;-)

> Sonst, müsste ich die Vias mit Lötstopplack auslegen?
> Mit Maskenfreistellung?
Für die Prototypen: lass sie offen. Du tust dir leichter mit dem Messen 
und Fädeln.
Später: deck sie ab. Dein Fertiger wird es leichter haben.

> ich habe das Layout hoffentlich "verbessert".
Hübsche Quarzankopplung. Man könnte das ohne Beschwerden noch kompakter 
machen (C11 über C10 und den Quarz die paar mm näher ran). Aber das ist 
dann letzlich nur der Unterschied zwischen der Schulnote 1 und 1+ .. ;-)