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Forum: Platinen Routen von BGAs und innere Layer


Autor: Mampf F. (mampf) Benutzerseite
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Guten Abend,

ich versuche mich an meinem ersten BGA Layout.

Dabei hab ich mich für die Durchkontaktierung (Drill, Diameter) und 
Leitungen von einer Guide leiten lassen (ich glaub die war von Xilinx).

Was da leider nicht drin stand, ist, wie die zwischen-Layer auszusehen 
haben.

Insbesondere würde mich interessieren, was man für die zwischen-Layer 
für Clearance benötigt, damit sie ein Platinenhersteller noch 
einwandfrei fertigen kann.

Die werden ja dann aufeinander gestackt und verklebt - ich konnte leider 
keine Toleranzen finden.

Das im Bild wären 10mil Clearance ... scheint aber viel zu groß zu sein.

Was sind da so übliche Werte?

Würde man sich darauf verlassen (und kontrollieren natürlich), dass das 
Polygon in der Innenlage alle Pins schön erwischt oder doch noch 
sicherheitshalber Leitungen verlegen?

Ah noch eine kleine Frage: Hat die maschinelle Fertigung ein Problem 
damit, wenn man ein C genau auf zwei Durchkontaktierungen platziert? 
(Also in jedem Pad eine Durchkontaktierung)

Viele Grüße,
Mampf

: Bearbeitet durch User
Autor: fchk (Gast)
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Mampf F. schrieb:

> Insbesondere würde mich interessieren, was man für die zwischen-Layer
> für Clearance benötigt, damit sie ein Platinenhersteller noch
> einwandfrei fertigen kann.

Frag Deinen Fertiger.

Beispiel:
http://www.ilfa.de/technologie/designregeln-fuer-multilayer/

Die sind nicht billig. Für die Sachen, die ich gerade dort fertigen 
lasse, ist das aber völlig egal.

> Würde man sich darauf verlassen (und kontrollieren natürlich), dass das
> Polygon in der Innenlage alle Pins schön erwischt oder doch noch
> sicherheitshalber Leitungen verlegen?

Normalerweise solltest Du eine Warnung bekommen, wenn Kupferinseln 
entstehen. Du solltest aber auch selber schauen, ob genug Querschnitt 
für die fließenden Ströme vorhanden ist.

> Ah noch eine kleine Frage: Hat die maschinelle Fertigung ein Problem
> damit, wenn man ein C genau auf zwei Durchkontaktierungen platziert?
> (Also in jedem Pad eine Durchkontaktierung)

Kann man machen, muss man manchmal auch, aber dann müssen die Vias 
verfüllt werden. Das sind einige zusätzliche Arbeitsschritte, und 
Lieferzeit und Preis steigen sehr deutlich dadurch.

Frag Deinen Fertiger, ob der das überhaupt macht.

Vias in oder direkt an Pads erzeugen das Problem, dass Dir die Lotpaste 
ins Via läuft und Du dann eine fehlerhafte Lötstelle hast. Unbedingt auf 
ausreichende Lötstopstege zwischen Vias und Pads achten. Auch hier gilt: 
Frag Deinen Fertiger, wie breit die Stege minimal sein müssen.

Und unter dem FPGA empfehlen sich 0201 Kondensatoren. Nicht nur wegen 
der geringeren Größe, sondern auch wegen der geringeren Induktivität 
(ja, auch das haben reale Kondensatoren!).

fchk

Autor: Wühlhase (Gast)
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Was dein Fertiger kann, weiß nur der. Bzw. du weißt, wo du fertigen 
lassen willst. Hier ist noch einer:
https://www.leiton.de/technologie-starre-leiterplatten.html

Generell gilt: Wenn ein Fertiger nicht sagt, daß er das kann, dann kann 
er es nicht. (Oder nicht gut.)

Es gibt Fertiger, da würde ich definitiv kein BGA-Layout hingeben, weil 
die erfahrungsgemäß Schwierigkeiten mit Durchkontaktierungen haben. Da 
hat man dann Platinen fertig bestückt und stellt solche Fehler bei der 
IBN fest (selber schon gesehen, trotz elektrischem Test des Fertigers).

Aber ich bin auch auf die Antworten anderer gespannt-mich erwartet 
nächste Woche ebenfalls mein erstes BGA-Layout.

Autor: georg (Gast)
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Mampf F. schrieb:
> Was sind da so übliche Werte?

Die gibt es nicht so allgemein, es gibt ja unendlich viele 
unterschiedliche BGAs. Wichtig sind die Anzahl der Reihen von aussen bis 
in die Mitte, der Abstand (Pitch) und die Grösse der Balls (die 
variiiert weniger, ist aber vom Pitch abhängig).

Es gibt dazu Technische Hinweise von verschiedenen Herstellern und 
CAD-Anbietern für die verschidenen Ausführungen, so ganz grob braucht 
man für eine zusätzliche Reihe auch eine zusätzliche Lage, und ziemlich 
schnell muss man mit Blind Vias arbeiten, sonst ist weiter unterhalb des 
BGAs kein Platz mehr zum Routen. Zu Via in Pad sollte man zuletzt 
greifen.

Ich habe z.B. Empfehlungen von NXP und Mentor. Das musst du dir selbst 
zusammensuchen, ich habe mit der Veröffentlichungung von 
Layout-Beispielen in diesem Forum sehr schlechte Erfahrungen gemacht.

Georg

Autor: Mampf F. (mampf) Benutzerseite
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Vielen Dank schonmal für eure Tipps!

Ok, dann muss ich beim Leiterplattenhersteller nachfragen, was er kann.

Zumindest Drills und Restring der Vias sollten in Ordnung gehen.

Zu meinem Clearance-Problem ist mir aufgefallen, dass ich dort, wo zwei 
Polygone aufgrund einer GND-Durchkontaktierung nicht verbunden werden, 
die GND-Durchkontaktierung einfach entfernen könnte und GND einfach auf 
dem Top-Layer mit dem Nachbar-GND verbinden könnte.


Dagegen spricht nichts, oder? :-)

Autor: Mampf F. (mampf) Benutzerseite
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Wühlhase schrieb:
> Aber ich bin auch auf die Antworten anderer gespannt-mich erwartet
> nächste Woche ebenfalls mein erstes BGA-Layout.

Ui können wir einen Sammelthread machen :-D

Autor: Wühlhase (Gast)
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Mampf F. schrieb:
> Ui können wir einen Sammelthread machen :-D

Gute Idee. :)

Autor: il Conte (Gast)
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georg schrieb:
> so ganz grob braucht man für eine zusätzliche Reihe auch eine
> zusätzliche Lage, und ziemlich schnell muss man mit Blind Vias arbeiten,
> sonst ist weiter unterhalb des BGAs kein Platz mehr zum Routen. Zu Via
> in Pad sollte man zuletzt greifen.

Ich sehe das genau so.

@ Mampf
@ Wühlhase

Was habt ihr vor? Seit ihr im Musterbau beschäftigt?
Wenn nicht, würde ich mir Gedanken machen über Kosten, Handhabung und 
Testmöglichkeiten, bevor
da man ans designen geht.
Zugriff auf einen gut ausgebildeten Loetknecht sollte man ebenfalls 
haben.
Vom richtigen Equipment ganz zu schweigen.
Ohne Platznot würde ich mir das nie antun wollen.
Und wenns drum geht einen Hochpin-FPGA zu verbauen gibt es bestimmt 
Adapter.

Autor: Mampf F. (mampf) Benutzerseite
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il Conte schrieb:
> Was habt ihr vor? Seit ihr im Musterbau beschäftigt?

Ich hab ein fertiges Design, das ich quasi minimalisieren will ... Von 
Raspi-Größe auf USB-Stick-Größe. Es fliegt dabei noch einiges runter - 
man konnte das FPGA per USB oder über den Raspi GPIO nutzen. Das brauch 
ich dann aber nicht mehr.

4 Lagen werden mir da sicherlich reichen - ich brauch eigentlich nur 5 
I/Os und der Rest ist Versorgung.

Das sollte relativ unkritisch werden, denke ich.

> Zugriff auf einen gut ausgebildeten Loetknecht sollte man ebenfalls
> haben.

Da werde ich auf eine Pick&Place Maschine und Dampfphase zurück greifen 
:-)

Wir haben hier in München einen Makerspace, der recht gut ausgerüstet 
ist.

Die bieten netterweise 10er-Tageskarten an ... Da kostet dann ein Tag im 
Makerspace effektiv nur 30EUR - ansonsten würde ich mich vor BGA löten 
wirklich scheuen, obwohl ich schon viel gelötet habe :)

Etwas Vogelfutter haben sie auch - Rest muss ich aber mitbringen^^

> Vom richtigen Equipment ganz zu schweigen.
> Ohne Platznot würde ich mir das nie antun wollen.

Platz ist essential in diesem Fall ... Muss so klein wie irgend möglich 
werden :)

Ich denke ansonsten so wie du ... Meine bisherigen Projekte mussten nur 
in 10*10cm passen, damit man sie für $10 vom Chinesen bestellen kann.

Daher auch noch kein BGA-Projekt durchgeführt :)

> Und wenns drum geht einen Hochpin-FPGA zu verbauen gibt es bestimmt
> Adapter.

Hochpin-FPGA? :)

: Bearbeitet durch User
Autor: Sebastian (Gast)
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Wir haben da ne Clearence von 8 mil. Und das geht nach IPC Class 2 in 
Ordnung.

Autor: Wühlhase (Gast)
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il Conte schrieb:
> @ Wühlhase
>
> Was habt ihr vor? Seit ihr im Musterbau beschäftigt?
Ein Projekt für die Uni. Mein Prof will einen AD-Wandler (8x14Bit, 
125MS/s) mit einem fertigen FPGA-Board zusammen haben. Ich baue eine 
Platine, die etwas Filterung und Verstärkung, den AD-Wandler, 
Spannungsversorgung und ansonsten nur das FPGA-Board trägt (letzteres 
über 3 Samtec-Verbinder, 2x100 Pins und 1x60Pins).

BGA bietet sich hier auch aufgrund der relativ geringen Pin-Induktivität 
an. Die digitale Seite am AD-Wandler liefert doch schon recht zackige 
Signale (Risetime 170ps, ca. 1-2cm).

Immerhin hab ich eine Dampphase zur Verfügung, und einen Bestücker von 
Weller. Leider kein Automat, aber eine Kamera mit der man ICs gut 
ausrichten kann. (Oder zuindest mal konnte, ich hab heute erfahren daß 
das Teil 1mm Verzug hat, irgendwer scheint das Teil mal ordentlich 
vergewaltigt zu haben seit ich das letzte Mal da dran war. Scheiß 
Studentenpack...)

Autor: il Conte (Gast)
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Mampf F. schrieb:
> Wir haben hier in München einen Makerspace, der recht gut ausgerüstet
> ist.
>
> Die bieten netterweise 10er-Tageskarten an ... Da kostet dann ein Tag im
> Makerspace effektiv nur 30EUR

Wie muss man sich das vorstellen?
Ist das wie im Hallenbad, einmal zahlen und man kann sämtliche 
Einrichtungen bis hin zur gemischten Sauna benutzen ?
Lassen sie dich da hinein?
Oder tarnst du dich als Bastler ;-)
Oder noch schlimmer du bist sogar einer ;-) 😉😀

Autor: Mampf F. (mampf) Benutzerseite
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il Conte schrieb:
> Wie muss man sich das vorstellen?
> Ist das wie im Hallenbad, einmal zahlen und man kann sämtliche
> Einrichtungen bis hin zur gemischten Sauna benutzen ?

Jau genau - sie machen nur eine Unterscheidung zwischen "hinteren" und 
"vorderen" Bereich.

Hinten stehen die ganzen schweren Maschinen, wie Frähsmaschine, 
Drehbänke, Wasserschneider usw.

Vorne sowas wie Laser-Cutter, 3d-Drucker, alles was mit Elektronik zu 
tun hat usw.

Da sind dann die Mitgliedschaften unterschiedlich hoch. Aber die 10er 
Karte ist quasi für alles, wobei man Kurse am Makerspace absolviert 
haben muss, damit man die Maschinen benutzen darf.

Den SMD-Bestückungskurs hab ich letzten Freitag gemacht 😍

> Lassen sie dich da hinein?

Jup, ich krieg halt keinen Studentenrabat :)

> Oder tarnst du dich als Bastler ;-)
> Oder noch schlimmer du bist sogar einer ;-) 😉😀

Lol, Bastler ist man doch immer, sobald man nicht hauptberuflich 
Hardware entwickelt, oder? xD

Autor: Wühlhase (Gast)
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Mampf F. schrieb:
> Lol, Bastler ist man doch immer, sobald man nicht hauptberuflich
> Hardware entwickelt, oder? xD
Naja...das kommt darauf an, wie man "Bastler" definiert.

Wenn ich den italienischen Grafen richtig deute, dann entwickeln 
erschreckend viele Bastler hauptberuflich Hardware.

Autor: Gustl B. (-gb-)
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Moin!

Auch ich habe eine Bastelplatine mit einem BGA gebaut. Noch ist nicht 
alles bestückt, aber das FPGA XC7S50 ist schon drauf und der DCDC 
Regler. Morgen geht es weiter und hoffentlich erkennt VIVADO dann auch 
das FPGA und das ROM.
Ist kein Meisterwerk aber wenn es funktioniert lade ich Board und 
Schematic hoch.

Autor: Mampf F. (mampf) Benutzerseite
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Moin moin,

mittlerweile bin ich mit dem Design fertig - vorausgesetzt, man darf das 
so routen wie im Anhang.

Der DRC hat nichts dagegen, aber es könnte ja sein, dass es dann beim 
Löten Probleme geben könnte?

Mich hatte ehrlich gesagt schon gewundert, wieso 5mil Leiterbahnen vom 
BGA-Pad zur Durchkontaktierung in irgendeiner App-Note von ich glaube 
Xilinx empfohlen wurde.

Kann es da zu Problemen kommen?

Vielen Dank!
Mampf

Autor: Wühlhase (Gast)
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Hm, ich hätte die GND-Pins gar nicht mit Leiterbahnen untereinander 
verbunden. Eher hätte ich jedem GND-Pin ein, wenn möglich zwei (wg. 
niederimpedanter Anbindung), Vias spendiert, (OK, Leiterbahn für Vias 
braucht es dann doch) und dann einfach auf die nächste GND-Lage.

Ich hatte auch überlegt, dafür Sacklockvias zu verwenden, dann hab ich 
auf den unteren Lagen mehr Freiraum. Das werd ich dann aber nach der 
Bauteilplatzierung und Entflechtung entscheiden.

Was sagen die alten Hasen dazu?

Autor: my2ct (Gast)
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fchk schrieb:
> Und unter dem FPGA empfehlen sich 0201 Kondensatoren. Nicht nur wegen
> der geringeren Größe, sondern auch wegen der geringeren Induktivität
> (ja, auch das haben reale Kondensatoren!).

Dann erzähl mal, wie groß der Unterschied in der Induktivität zwischen 
0201 und 0402 Kondensatoren ist, und wie groß der Wert maximal für ein 
FPGA sein darf?

Autor: Frank K. (fchk)
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Mampf F. schrieb:

> Mich hatte ehrlich gesagt schon gewundert, wieso 5mil Leiterbahnen vom
> BGA-Pad zur Durchkontaktierung in irgendeiner App-Note von ich glaube
> Xilinx empfohlen wurde.
>
> Kann es da zu Problemen kommen?

Ja. Große Kupferflächen ziehen die Wärme von den Balls und den Pads weg 
und leiten sie durch die Vias in die Versorgungslagen ab. Da kann es 
dann sein, dass die Balls unterschiedlich schnell aufschmelzen und Du 
dann eventuell nicht richtig gelötete Balls hast.

Die 5mil Anbindung wirkt wie eine Wärmefalle. Schon mal einen TH-Pin 
gelötet, der vollflächig an eine Groundplane angebunden war?

fchk

Autor: Gustl B. (-gb-)
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Welches BGA ist das? Ich verwende das FTGB196 mit 1mm Raster. Ein Layout 
habe ich schon verbraten, da hatte ich die Vias zu nah an die Pads 
gesetzt und beim Löten ist dann das Lot durch das Via auf die Rückseite 
geflossen. Da war dann der ganze Ball weg.

Auf der Oberseite route ich nur die äußeren beiden Reihen.
Jedes GND bekommt ein eigenes Via zur Massenlage.
Vias setze ich nur mittig zwischen je vier Pads.
Jeder Versorgungspin bekommt ebenfalls gleich ein Via auf seine Lage.
Kondensatoren sind bei mit 0402 auf der Rückseite.

Autor: Mampf F. (mampf) Benutzerseite
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Gustl B. schrieb:
> Jedes GND bekommt ein eigenes Via zur Massenlage.
> Vias setze ich nur mittig zwischen je vier Pads.
> Jeder Versorgungspin bekommt ebenfalls gleich ein Via auf seine Lage.
> Kondensatoren sind bei mit 0402 auf der Rückseite.

Das hatte ich genauso versucht - nur mit 0603 Kondensatoren.

Ist schon sehr wenig Platz insgesamt 24 Kondensatoren auf eine Fläche 
von 14*14mm zu platzieren, wenn fast alle 0,8mm auch noch eine 
Durchkontaktierung durch die gesamte Platine geht.

Das hatte bei mir am ersten Anlauf jedenfalls nicht funktioniert - 
deshalb hatte ich es dann anderes probiert.

Aber ich versuche es mit 0402 nochmal^^

: Bearbeitet durch User
Autor: Tippgeber (Gast)
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Das Layout ist eine mittlere Katastrophe und ich würde dir empfehlen 
dieses deutlich zu überarbeiten. Diese Leiterbahnführung mit mehrfachen 
Durchkontaktierungen und Schlangenlinien würde ich sein lassen.

Bei einigen Leiterbahnen sieht es auch so aus, als ob diese gar nicht 
mit einer Durchkontaktierung oder Pad verbunden sind. Kontaktiere lieber 
jedes Pad einzeln mit einer Durchkontaktierung. Damit ist auch der 
Strompfad definiert. Dadurch ist auch das Temperaturverhalten an allen 
Stellen ähnlich. Der Pitch scheint relativ groß zu sein und daher sollte 
das eigentlich locker machbar sein. Gustl B. hat das in seinen Beitrag 
auch beschrieben.

Die "größeren" Kondensatoren (1u - 10u) kannst du auch am Rand vom BGA 
oder auf der Oberseite platzieren. Die "kleineren (100p - 100n) sollten 
aber schon in relativer Nähe zu den Versorgungspins legen. Du solltest 
aber die Versorgungsebenen als Planes/Polygone ausgelegt haben.

Als Bastler/Prototyp d.h. nicht gewerblich: Stelle alle 
Durchkontaktierungen vom Lötstopp frei und versuche Kondensatoren 
passend auf die Durchkontaktierungen (z.B. VCCIO - GND) zu legen. Das 
nennt sich dann "Via-in-Pad". Du darfst aber nicht die Vias direkt auf 
die BGA Pads legen!

Wenn Geld keine Rolle spielt bzw. gewerblich: Spare dir die Arbeit und 
leiste dir IPC-4761 Type VII "Filled & Capped" bzw. "Lochfüllpaste & 
Galvanisierung".

Autor: Gustl B. (-gb-)
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So, habe gerade weiter bestückt und funktioniert. Hier gibt es .sch und 
.brd: Beitrag "FPGA Board mit FT2232H und Spartan7"
Darf gerne kopiert und nachgebaut werden.

Autor: Mampf F. (mampf) Benutzerseite
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Tippgeber schrieb:
> Das Layout ist eine mittlere Katastrophe und ich würde dir empfehlen
> dieses deutlich zu überarbeiten. Diese Leiterbahnführung mit mehrfachen
> Durchkontaktierungen und Schlangenlinien würde ich sein lassen.

Deshalb wollte ich das hier noch abchecken lassen.

Ich hab zwar viel Erfahrung mit Platinendesign, ist aber mein erstes 
BGA.

Muss ich quasi noch die Dos und Don'ts lernen :)

> Kontaktiere lieber
> jedes Pad einzeln mit einer Durchkontaktierung. Damit ist auch der
> Strompfad definiert. Dadurch ist auch das Temperaturverhalten an allen
> Stellen ähnlich. Der Pitch scheint relativ groß zu sein und daher sollte
> das eigentlich locker machbar sein. Gustl B. hat das in seinen Beitrag
> auch beschrieben.

Danke, so werde ich es nochmal probieren :)

> Die "größeren" Kondensatoren (1u - 10u) kannst du auch am Rand vom BGA
> oder auf der Oberseite platzieren. Die "kleineren (100p - 100n) sollten
> aber schon in relativer Nähe zu den Versorgungspins legen. Du solltest
> aber die Versorgungsebenen als Planes/Polygone ausgelegt haben.

Guter Hinweis!

Danke :)

Gustl B. schrieb:
> So, habe gerade weiter bestückt und funktioniert. Hier gibt es .sch und
> .brd: Beitrag "FPGA Board mit FT2232H und Spartan7"
> Darf gerne kopiert und nachgebaut werden.

Da werd ich gleich mal kucken, wie du das gemacht hast!

Die Spartans hatten früher auch schon immer affig viel verschiedene 
Versorgungsspannungen - das wird bei den Spartan 7 vmtl nicht anders 
geworden sein.

Autor: Mampf F. (mampf) Benutzerseite
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Ich hatte weiter oben schonmal das Clearance-Problem angesprochen.

Es würden sich durch die Unmengen an Durchkontaktierungen in einem der 
Versorgungslagen schlecht oder garnicht angebundene Inseln bilden.

Um das zu vermeiden, hab ich eine Durchkontaktierung entfernt und dafür 
zwei BGA-Pads an einer Durchkontaktierung angeschlossen (siehe Bild).

Spricht da etwas dagegen? :)

(In diesem Fall hätte ich das Via schräg nach rechts-oben setzen können 
... Das geht aber aus Platzgründen leider nicht überall)

: Bearbeitet durch User
Autor: Frank K. (fchk)
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Mampf F. schrieb:
> Ich hatte weiter oben schonmal das Clearance-Problem angesprochen.
>
> Es würden sich durch die Unmengen an Durchkontaktierungen in einem der
> Versorgungslagen schlecht oder garnicht angebundene Inseln bilden.

Die Lösung ist das Weglassen der Via-Restringe in den Innenlagen, wo sie 
nicht benötigt werden und das Via nicht an die Plane angebunden wird. 
Ohne die Restringe dort hast Du das Problem nicht mehr. Nur auf den 
Außenlagen müssen unbenutzte Restringe stehen bleiben.

fchk

Autor: Mampf F. (mampf) Benutzerseite
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Frank K. schrieb:
> Die Lösung ist das Weglassen der Via-Restringe in den Innenlagen, wo sie
> nicht benötigt werden und das Via nicht an die Plane angebunden wird.
> Ohne die Restringe dort hast Du das Problem nicht mehr. Nur auf den
> Außenlagen müssen unbenutzte Restringe stehen bleiben.

Aaah! Das ist ja genial!

Ich frag mich nur, ob das KiCad kann ...

Muss ich gleich mal schauen.

Danke für den Tipp!

*edit*: Bekanntes Problem mit Work-Around: 
https://forum.kicad.info/t/optimizing-annular-ring...

: Bearbeitet durch User
Autor: georg (Gast)
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Mampf F. schrieb:
> Aaah! Das ist ja genial!

Das ist nicht genial sondern Blödsinn. Es geht um die 
Fertigungstoleranzen beim Bohren, Verpressen usw., daher muss der 
Restring so breit sein, dass trotz Versatz die Bohrung noch innerhalb 
des Via-Pads sitzt, die nächste Leiterbahn kann dann im minimalen 
Abstand vorbei führen. Lässt man den Restring weg, kann man trotzdem mit 
einer Leiterbahn nicht näher an die Bohrung heran, weil der mögliche 
Versatz der Bohrung ja der gleiche ist und die nächste Leiterbahn um den 
minimalen Absatnd von der Bohrung entfernt sein muss - unter 
Berücksichtigung des möglichen Versatzes der Bohrung. Das kommt genau 
auf das gleiche heraus.

Ist ein "beliebter" Anfängerfehler. Nachdenken und eine Zeichnung können 
vielleicht helfen.

Georg

Autor: Gustl B. (-gb-)
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Welchen Abstand haben denn die Lotbällchen, also welches Raster ist das? 
Bei Xilinx bekommt man eigentlich alle FPGAs auch um 1 mm Raster, da 
kann man sehr bequem mittig ein 0.3 mm Via setzen.

Beta-Layout kann 0.2 mm Bohrungen und 0.125 mm Leiterbahnen/Abstände.

o
-
-
o

Der minimale Abstand zwischen zwei Vias ist also:
Bohrung/2 = 0.1 mm + 0.125 mm Restring + 0.125 mm Abstand + 0.125 mm der 
1. Leiterbahn + 0.125 mm Abstand + 0.125 mm der 2. Leiterbahn + 0.125 mm 
Abstand + 0.125 mm Restring + Bohrung/2 der zweiten Via.

Zusammen also 0.2 mm + 7 * 0.125 mm = 1.075 mm. Das ist minimal zu viel 
bei 1 mm Raster, aber könnte gerade noch so funktionieren. Sonst einen 
Fertiger suchen der noch kleiner fertigen kann.

Autor: Christian B. (luckyfu)
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Mampf F. schrieb:
> Aaah! Das ist ja genial!

Das ist vollkommener Unsinn! Mach das nicht. Ein normales Layoutprogramm 
wird dich sowieso daran hindern.
Im Gegensatz zur CAD Anzeige auf deinem Monitor sind nämlich die 
Bohrungen der realen Pads nie zu 100% in der Mitte. Sie haben ca. 1/10 
Toleranz.
Wenn du nun den Restring weglässt und dann Leiterzüge mit einem Abstand 
von sagen wir 150µm an der Bohrung vorbei führst ist der Abstand in der 
späteren Platine durch Toleranzen (auch die Lagen untereinander dürfen 
einen gewissen Versatz aufweisen!) schnell restlos aufgebraucht. Deshalb 
hast du als Puffer mindestens die 150µm Pad-Restring zur Verfügung.
Außerdem sind zusätzliche Anbindungen des Kupfers in der Hülse an 
bestehende Planes für die Stabilität selbiger sehr förderlich.

Autor: Mampf F. (mampf) Benutzerseite
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Christian B. schrieb:
> Mampf F. schrieb:
>> Aaah! Das ist ja genial!
>
> Das ist vollkommener Unsinn! Mach das nicht. Ein normales Layoutprogramm
> wird dich sowieso daran hindern.

Jap, ich hab es auch trotz des langen verlinkten Threads nicht 
hinbekommen xD

> Wenn du nun den Restring weglässt und dann Leiterzüge mit einem Abstand
> von sagen wir 150µm an der Bohrung vorbei führst ist der Abstand in der
> späteren Platine durch Toleranzen (auch die Lagen untereinander dürfen
> einen gewissen Versatz aufweisen!) schnell restlos aufgebraucht.

Das würde sich aber bei Versorgungslayern, die flächig gefüllt sind, 
nicht auswirken, oder?

Bei gerouteten Leitungen in den Innen-Layern hätte ich da auch Bedenken.

Wenn das mit KiCad funktioniert hätte, dann wäre quasi jede 
Durchkontaktierung am BGA durch einen Footprint ersetzt worden, der 
unterschiedliche Ring-Größe in den Zwischenlagen hat.

Dann wären auch nur Verbindungen zu den Versorgungs-Spannungs-Lagen von 
dem Hack betroffen gewesen.

Das ging zwar prinzipiell, aber das Polygon wollte die Pads nicht mehr 
anschließen ...

Habs dann gelassen.

: Bearbeitet durch User
Autor: Mampf F. (mampf) Benutzerseite
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Mittlerweile bin ich (wieder) fertig.

Die Layer im Anhang.

Clearance ist 8mil.

Da ich die Platine eh nicht mehr per Billigservice herstellen lassen 
kann, muss ich den chinesischen Premium-Service nutzen - der schafft das 
dann auch :-)

Obwohl meine Schaltung für BGA Verhältnisse schon trivial ist, hätte ich 
mir da mehr als 4 Lagen gewünscht.

3,3V zB hat keine eigene Lage (wird aber nur mit 60mA belastet ... 
soweit kein Problem denke ich) und zwei Sonderspannungen für die PLL 
musste man auch noch verlegen.


Gustl B. schrieb:
> Welchen Abstand haben denn die Lotbällchen, also welches Raster ist das?

Das ist ein Intel/Altera Cyclone 10LP. Das Raster ist 0,8mm und die 
Bällchen haben 0,4mm Durchmesser.

> Bei Xilinx bekommt man eigentlich alle FPGAs auch um 1 mm Raster, da
> kann man sehr bequem mittig ein 0.3 mm Via setzen.

Ich glaube, es hätte auch andere BGAs gegeben - aber musste so klein wie 
möglich werden.

Eine ehemals Raspi-große Schaltung muss in einem USB-Stick-Gehäuse 
verschwinden :)

: Bearbeitet durch User
Autor: georg (Gast)
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Mampf F. schrieb:
> Das würde sich aber bei Versorgungslayern, die flächig gefüllt sind,
> nicht auswirken, oder?

Aber das ist doch genau der gleiche Irrtum, dann kommt eben die 
Cu-Fläche zu nahe an die vesetzte Bohrung - scheint unausrottbar zu 
sein. Jetzt haben mit mir und luckyfu schon zwei ganz genau beschrieben, 
warum das Unsinn ist, ohne jeden Erfolg. Das hier ist halt doch das 
Forum für alternative Elektronik, man kann sicher sein dass sich immer 
die falschen Behauptungen durchsetzen.

Georg

Autor: Mampf F. (mampf) Benutzerseite
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georg schrieb:
> Mampf F. schrieb:
>> Das würde sich aber bei Versorgungslayern, die flächig gefüllt sind,
>> nicht auswirken, oder?
>
> Aber das ist doch genau der gleiche Irrtum, dann kommt eben die
> Cu-Fläche zu nahe an die vesetzte Bohrung - scheint unausrottbar zu
> sein. Jetzt haben mit mir und luckyfu schon zwei ganz genau beschrieben,
> warum das Unsinn ist, ohne jeden Erfolg. Das hier ist halt doch das
> Forum für alternative Elektronik, man kann sicher sein dass sich immer
> die falschen Behauptungen durchsetzen.

Wenn das Georg A sagt, dann glaube ich ihm das und werde das niemals 
wieder in Betracht ziehen :)

Autor: Gustl B. (-gb-)
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Also mal zu meinem Vorgehen bei 4 Layern:

Top: Die äußeren beiden Ballreihen werden rausgeführt.
1. Innenlage: GND, alle GND Bällchen bekommen ein Via auf diese Lage.
2. Innenlage: Routing. Die inneren Ballreihen bekommen ein Via auf diese 
Lage und werden nach aussen geroutet.
Bottom: Versorgungsspannungen. Bei dem Spartan7 ist das so, dass die 
Pins schön gruppiert sind. In der Mitte unter dem BGA gibt es dann einen 
Bereich für 1.0 V und dann gibt es ja nach Spannung der Bänke noch 3.3 V 
und/oder 1.8 V Bereiche. Da bekommt auch jedes Bällchen ein Via auf 
Bottom, da müssen ja sowieso die Kondensatoren hin.

Autor: georg (Gast)
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Mampf F. schrieb:
> Wenn das Georg A sagt, dann glaube ich ihm das

Da müsstest du Georg A wohl eine EMail schicken, damit er sich dazu 
äussert - und ausserdem ist das keine Glaubensfrage, sondern man sollte 
es verstehen. Im Gegensatz zu manchen anderen suche ich hier auch keine 
gläubigen Jünger.

Georg

Autor: Alex W. (Gast)
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Mampf F. schrieb:
> Mittlerweile bin ich (wieder) fertig

Wieso postest nuch mal die Boardfiles?

Autor: Gustl B. (-gb-)
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Wieso sollte er denn? Wenn er es veröffentlichen will, dann wird er es 
schon tun.

Autor: Mampf F. (mampf) Benutzerseite
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Guten Abend,

ich wollte kurzes Feedback zu dem Projekt geben ... Es ist jetzt fertig 
... und ... trommelwirbel ... funktioniert :)

Vielen Dank an die vielen Tippgeber!

Händisches Löten von BGAs muss ich noch üben, das ist mir (gefühlt) noch 
etwas zu viel gebrutzel ... Aber ich hab zwei Prototypen zusammengebaut 
und beide funktionieren - Glück gehabt :)

: Bearbeitet durch User
Autor: Gustl B. (-gb-)
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Wow, Gratulation! Das sieht sehr gut aus! Was ist das für ein 
Spannungsregler? Wieviele unterschiedliche Spannungen braucht das FPGA? 
Und was ist das für ein USB Stein oder ist das ein uC? Wie schnell 
bekommt man die Daten über USB rein und raus?

Autor: Mampf F. (mampf) Benutzerseite
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Gustl B. schrieb:
> Wow, Gratulation! Das sieht sehr gut aus! Was ist das für ein
> Spannungsregler?

Das ist ein Intel EN5339QI. Nettes Ding ... Ultraklein, Spule ist im 
Package und er kann 3A Strom :)

Verwende ich für die 1,2V Core-Spannung (brauche 1A).

> Wieviele unterschiedliche Spannungen braucht das FPGA?

1.2V Core, 3.3V I/O, 2.5V für hmm PLL glaube ich.

Hab für 2.5V und 3.3V nur einen LDO mit max 250mA drauf - brauche 60mA 
pro Spannung in etwa.

> Und was ist das für ein USB Stein oder ist das ein uC?

Das ist ein STM32F302 im QFN32

> Wie schnell
> bekommt man die Daten über USB rein und raus?

Nicht so schnell, wie ich es gerne hätte xD

Aber so 500kB/s schafft man ohne Probleme :)

Bei meiner Anwendung hab ich da keine großen Datenmengen, weil das FPGA 
nur als hardcore-Number-Cruncher verwendet wird.

Autor: Gustl B. (-gb-)
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Mampf F. schrieb:
> Das ist ein Intel EN5339QI. Nettes Ding ... Ultraklein, Spule ist im
> Package und er kann 3A Strom :)

Schick! Habe den TPS65266 verbaut und der braucht leider ordentlich 
Platz. Hast du den von Hand gelötet?

Mampf F. schrieb:
> 1.2V Core, 3.3V I/O, 2.5V für hmm PLL glaube ich.

Irgendwie schon nervig mit den vielen Spannungen.

Mampf F. schrieb:
> Das ist ein STM32F302 im QFN32

Macht der auch das JTAG?

Autor: Mampf F. (mampf) Benutzerseite
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Gustl B. schrieb:
> Mampf F. schrieb:
>> Das ist ein Intel EN5339QI. Nettes Ding ... Ultraklein, Spule ist im
>> Package und er kann 3A Strom :)
>
> Schick! Habe den TPS65266 verbaut und der braucht leider ordentlich
> Platz. Hast du den von Hand gelötet?

Ja, mit Schablone + Lötpaste. Hab da eine imho supergeile Lötpaste 
gefunden. ChipQuik Lötpaste (T4) mit viel Bismuth (135°C) damit lötet 
sich das superschnell und wunderbar. Lässt sich auch unglaublich gut 
verarbeiten und rakeln - hatte davor 2 andere mal versucht und da waren 
die Ergebnisse bei weitem nicht so gut.

Mit den anderen hatte ich die 0,5mm Pitch QFPs nicht hinbekommen - bei 
QFNs wär das noch schlimmer gewesen.

>
> Mampf F. schrieb:
>> 1.2V Core, 3.3V I/O, 2.5V für hmm PLL glaube ich.
>
> Irgendwie schon nervig mit den vielen Spannungen.

Ja, vor 10 Jahren war das ja leider auch schon so und ich hatte immer 
die Hoffnung, dass sich das mal ändern würde xD

>
> Mampf F. schrieb:
>> Das ist ein STM32F302 im QFN32
>
> Macht der auch das JTAG?

JTAG verwende ich da nicht - Der BitStream wird über USB jedesmal 
hochgeladen und damit das FPGA direkt konfiguriert - habe mir quasi das 
Platform-Flash komplett gespart :)

Aber ja, das macht der STM32 ... So in Chunks von 8kB. Dauert zwar 
bisserl, weil der Bitstream fast 800kB groß ist, aber man muss das ja 
nur einmal vor der eigentlichen Verwendung machen :)

Autor: Gustl B. (-gb-)
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Mampf F. schrieb:
> Ja, mit Schablone + Lötpaste. Hab da eine imho supergeile Lötpaste
> gefunden. ChipQuik Lötpaste (T4) mit viel Bismuth (135°C) damit lötet
> sich das superschnell und wunderbar.

Danke für den Tipp!

Mampf F. schrieb:
> Ja, vor 10 Jahren war das ja leider auch schon so und ich hatte immer
> die Hoffnung, dass sich das mal ändern würde xD

Immerhin werden die Spannungsregler kleiner. Diese Enpirion sehen echt 
gut aus. Da sind selbst 3 davon mit Beschaltung kleiner als der DCDC den 
ich jetzt verwende samt Beschaltung. Die Idee mit den LDOs ist auch gut.

Autor: Mampf F. (mampf) Benutzerseite
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Gustl B. schrieb:
> Mampf F. schrieb:
>> Ja, mit Schablone + Lötpaste. Hab da eine imho supergeile Lötpaste
>> gefunden. ChipQuik Lötpaste (T4) mit viel Bismuth (135°C) damit lötet
>> sich das superschnell und wunderbar.
>
> Danke für den Tipp!

Du hattest bei dir bis auf den BGA alles ohne Schablone + Lötpaste 
gelötet?

Bei mir hatte ich erst die Oberseite komplett mit Schablone und 
Lötpaste, weil ich erst noch testen musste, ob der Spannungsregler die 
richtige Spannung erzeugt und erst danach den BGA.

Glaub erst BGA und dann Lötpaste auftragen könnte schwierig sein.

Man spart sich da irre viel Zeit und die zwei dutzend 0402er Cs auf der 
Rückseite waren dann in 5 Minuten bestückt und in weiteren 5 Minuten 
gelötet.

Testweise hatte ich jetzt eine kleine Schablone bei OSH-Stencils 
geordert, weil die Versandkosten bei JLCPCB (oder auch bei Elecrow) 
derart explodieren, sobald man eine Schablone haben möchte.

Die sind von der Qualität wirklich gut und insgesamt günstiger, als die 
Schablone beim Platinenhersteller mitzubestellen.

>
> Mampf F. schrieb:
>> Ja, vor 10 Jahren war das ja leider auch schon so und ich hatte immer
>> die Hoffnung, dass sich das mal ändern würde xD
>
> Immerhin werden die Spannungsregler kleiner. Diese Enpirion sehen echt
> gut aus. Da sind selbst 3 davon mit Beschaltung kleiner als der DCDC den
> ich jetzt verwende samt Beschaltung. Die Idee mit den LDOs ist auch gut.

Das ist bei mir ein Sonderfall (denke ich), weil ich so gut wie keinen 
Strom (nur 60mA) über 3,3V I/O benötige ... Bei mir ist das nur ein 
SPI-Interface und eine LED und ein Taster im Prinzip.

Bei meiner ersten Variante - noch im Raspi-Format - hatte ich für 1,2V 
und 3,3V jeweils einen 5A-Schaltregler verwendet, bis ich dann den 
eigentlichen Stromverbrauch messen konnte.

Mit diesem "Early-Power-Estimation"-Tool von Intel bin ich nicht zurecht 
gekommen.

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Autor: Gustl B. (-gb-)
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Mampf F. schrieb:
> Du hattest bei dir bis auf den BGA alles händisch gelötet?

Fast. Der DCDC ist auch mit Heißluft und ein Oszillator auch. Da hatte 
ich das Package unverändert übernommen und dann wurden die Pads komplett 
vom Bauteil verdeckt. In der nächsten Version lasse ich die Pads etwas 
überstehen.

Doch, man kann auch mehrere Dinge nacheinander draufheißlüften. Die 
anderen Bauteile konnte ich ziemlich gut abschirmen von der Wärme. Habe 
die Platine dann in Alufolie eingepackt und nur den zu lötenden Bereich 
frei gelassen. Eine Netzteilbuchse aus Plastik ist mir trotzdem 
weggeschrumpelt und musste getauscht werden.

Mampf F. schrieb:
> Bei meiner ersten Variante - noch im Raspi-Format - hatte ich für 1,2V
> und 3,3V jeweils einen 5A-Schaltregler verwendet, bis ich dann den
> eigentlichen Stromverbrauch messen konnte.

Diese Platine hatte ich hier irgendwo gesehen. Strom messen klingt 
sinnvoll.

Mampf F. schrieb:
> Die sind von der Qualität wirklich gut und insgesamt günstiger, als die
> Schablone beim Platinenhersteller mitzubestellen.

Bei Beta Layout gibt es die gratis.

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Autor: Jürgen W. (Firma: MED-EL GmbH) (wissenwasserj)
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Um "Tippgeber" zu rezitieren: Das Design war Schrott und ist es immer 
noch.

Es gibt etwas, das nennt sich "Plugged Vias", d.h. die vias werden mit 
Harz verfüllt und die Oberfläche metallisiert - d.h. das Via ist ein 
Pad.

Bei deiner Konstruktion sind die Vias und die freigestellten 
Lötstoppmasken bei den Balls so knapp beieinander, daß Kurzschlüsse 
faktisch vorprogrammiert sind.

Also: Frag' Deinen PCB-Hersteller, ober er Plugged Vias kann und mach' 
auch solche.

Autor: Marc Horby (Gast)
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Hallo Mampf,

kannst du bitte die Leiterplattendateien hier hochladen?

Autor: Gustl B. (-gb-)
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Jürgen W. schrieb:
> Um "Tippgeber" zu rezitieren: Das Design war Schrott und ist es immer
> noch.

Ja? Anscheinend funktioniert es. Wenn man dieses Bildchen anguckt 
https://www.mikrocontroller.net/attachment/378148/top.png sieht man, 
dass er die Vias schön mittig zwischen die Pads gesetzt hat.

Dort https://www.mikrocontroller.net/attachment/381791/2.png sieht man, 
dass da auch Lötstopplack drauf ist. Ja, der macht das Via nicht zu, 
aber das Pad hat keinen leitenden Kontakt zum Via, da ist etwas Abstand. 
Wieso sollte das also einen Kurzschluss geben? Plugged Vias gibt es 
natürlich, kann man machen, aber welcher Hersteller bietet das bei 
Einzelstücken zu einem güstigen Preis an?

Bei meiner Platine habe ich auch keine Plugged Vias und auch dort gab es 
keine Kurzschlüsse.

Autor: Gerd E. (robberknight)
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Mampf F. schrieb:
> Hab da eine imho supergeile Lötpaste
> gefunden. ChipQuik Lötpaste (T4) mit viel Bismuth (135°C) damit lötet
> sich das superschnell und wunderbar.

Das reduziert halt die Lebensdauer Deiner Platine. Die Lötstellen werden 
vor allem bei höheren Temperaturen deutlich empfindlicher, das geht 
schon bei 60°C oder 70°C los. Aber auch bei niedrigeren Temperaturen 
degradieren die schneller als wenn Du normales Lötzinn verwendest. Kann 
schon in wenigen Jahren passieren statt in Jahrzehnten.

> Lässt sich auch unglaublich gut
> verarbeiten und rakeln - hatte davor 2 andere mal versucht und da waren
> die Ergebnisse bei weitem nicht so gut.

Das stimmt natürlich und für Prototypen hat das auch durchaus seine 
Berechtigung.

> Mit den anderen hatte ich die 0,5mm Pitch QFPs nicht hinbekommen - bei
> QFNs wär das noch schlimmer gewesen.

Bei QFP und QFN verwende ich ganz normales, bleihaltiges Lötzinn mit 
viel Fluxgel und Heißluft. Das geht eigentlich recht gut. So in etwa 
mache ich das:
Youtube-Video "How to Solder QFN MLF chips Using Hot Air without Solder Paste and Stencils"

BGA hab ich bisher wegen der fehlenden Kontrollmöglichkeit noch nicht 
probiert, wollte ich demnächst aber dennoch mal ausprobieren.

Autor: Mampf F. (mampf) Benutzerseite
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Jürgen W. schrieb:
> Es gibt etwas, das nennt sich "Plugged Vias", d.h. die vias werden mit
> Harz verfüllt und die Oberfläche metallisiert - d.h. das Via ist ein
> Pad.

Ja, das gibt es ... Bei Chip-Scale-Packages ist das sogar der einzige 
Weg, wie man aus dem BGA heraus kommt.

Aber:
Ich hab mich akribisch an Layout-Design-Guidelines des Herstellers für 
exakt dieses Package gehalten - inklusive Lötpaste, Lötstopplack, Größe 
der Kupfer-Pads, Leiterbahn-Breiten usw.


> Also: Frag' Deinen PCB-Hersteller, ober er Plugged Vias kann und mach'
> auch solche.

Ja - aber das hätte gleich 300EUR mehr für die Platine gekostet - und es 
ist nicht notwendig.

Autor: Mampf F. (mampf) Benutzerseite
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Für den Fall, dass jemand die Guide-Lines sucht:

https://www.xilinx.com/support/documentation/user_...

Autor: Mampf F. (mampf) Benutzerseite
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Gerd E. schrieb:
> Mampf F. schrieb:
>> Hab da eine imho supergeile Lötpaste
>> gefunden. ChipQuik Lötpaste (T4) mit viel Bismuth (135°C) damit lötet
>> sich das superschnell und wunderbar.
>
> Das reduziert halt die Lebensdauer Deiner Platine. Die Lötstellen werden
> vor allem bei höheren Temperaturen deutlich empfindlicher, das geht
> schon bei 60°C oder 70°C los. Aber auch bei niedrigeren Temperaturen
> degradieren die schneller als wenn Du normales Lötzinn verwendest. Kann
> schon in wenigen Jahren passieren statt in Jahrzehnten.

Oh, danke für die Info!

Das muss ich im Hinterkopf behalten :)

Autor: M. H. (Firma: Multi-CB Ltd.) (marc_oh)
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Hier noch mal ein Überblick zu Pitch/Abständen bei BGAs in der 
Leiterplattenfertigung: 
https://www.multi-circuit-boards.eu/leiterplatten-... 
und Plugged Vias (besser: Filled & Capped Vias): 
https://www.multi-circuit-boards.eu/leiterplatten-...

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