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Forum: FPGA, VHDL & Co. RISC V Softcore Erfahrungen


Autor: Newcomer of the year (Gast)
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Hallo Leute,

gibt es hier Erfahrungen mit RISC V Softcores?
Wie kann man die verschiedenen Implementierungen mit einander 
vergleichen?
Habt ihr schon welche in der Firma im Einsatz?

Autor: S. R. (svenska)
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Newcomer of the year schrieb:
> gibt es hier Erfahrungen mit RISC V Softcores?

Ich habe mal mit dem PicoRV32 gespielt. Der läuft einfach, ist formal 
verifiziert und ist gut dokumentiert. Ließ sich gut integrieren.

Newcomer of the year schrieb:
> Wie kann man die verschiedenen Implementierungen
> mit einander vergleichen?

Indem du erstmal die gewünschte Metrik spezifizierst und dann danach 
vergleichst. Gibt ja ganz unterschiedliche Anforderungen an so eine CPU.

Was interessiert dich denn?

Autor: Fitzebutze (Gast)
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Siehe auch:

Beitrag "RISC-V (FPGA)"

Bei den meisten Implementierungen siehts mit vernünfigen 
Debug-Schnittstellen (ICE) etwas mau aus. Wenn du aber nur einfache 
Hardware und keine komplexen Systeme dranflanschst, kann man ohne leben.

Auch habe ich noch keine kompakte Variante gefunden, die die 
komprimierten Instruktionen unterstützt, damit ins FPGA etwas mehr Code 
reinpasst.

Autor: S. R. (svenska)
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Fitzebutze schrieb:
> Auch habe ich noch keine kompakte Variante gefunden, die die
> komprimierten Instruktionen unterstützt, damit ins FPGA etwas
> mehr Code reinpasst.

Der PicoRV32 kann die, wenn man das einschaltet.

Autor: Tim (Gast)
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Fitzebutze schrieb:
> Bei den meisten Implementierungen siehts mit vernünfigen
> Debug-Schnittstellen (ICE) etwas mau aus.

Habe ich auch so erfahren. Die Flows sind noch sehr frickelig. 
Testfähigkeit ist bei großen Sachen nicht zu vernachlässigen.

Autor: Vancouver (Gast)
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Wir arbeiten gerade an einem ASIC-Design, das auf der PULP-Architektur 
von der Uni Bologna/ETH Zürich aufbaut. Die Entwicklung (auch der 
Software) läuft auf einer FPGA-Implementierung.
Wir haben PULP u.a. deswegen ausgewählt, weil die Architektur nach 
unserem Eindruck den höchsten Entwicklungsstand aller offenen 
RV-Implementierungen hat und schon in einigen ASIC-Projekten verwendet 
wird (z.B. GAP8 von Greenwaves). Es gibt ein SDK und eine Debug-Bridge 
für handelsübliche JTAG-Debugger (z.B. Olimex ARM-OCD). PULP ist unter 
aktiver Entwicklung, da arbeiten eine Menge Leute dran.
Allerdings muss man sagen, dass PULP eher für ASIC gedacht ist, FPGA 
gehört nicht zu deren Zielarchitekturen. Was aber nicht heißt, dass es 
auf FPGA nicht läuft, es gibt auch eine Zynq-basierte Demo. Nach ein 
paar Anpassungen konnten wir es auf Virtex-FPGA implementieren (incl. 
FPU). Wenn Dich nur der nackte Core ohne das SoC-Gedöns interessiert und 
du den Rest selbst machen willst, dürfte die Anpassung ziemlich einfach 
gehen.

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