Hallo, ich bin gerade dabei eine Platine zu routen. Bisher hatte ich für ähnliche Platinen 4 Lagen verwendet und so sollte das auch dieses Mal funktionieren, nur wird es etwas sehr knapp vom Platz her. In die Nähe des FPGAs und RAMs und weiterer IC müssen ja Kondensatoren. Da ich bei BGA sowieso Vias setze, wollte ich die Cs auf die Unterseite setzen. Das klappt bei kleinen 0402 auch wunderbar, aber die größeren muss ich dann etwas weiter weg hinsetzen. Ich habe da gerade diesen Konflikt: Wenn ich die Signale auf Top und Bottom route, dann ist da weniger Platz für die Cs und auf Bottom muss ich mit den Signalen irgendwie um und unter den 0402 Cs rausfädeln. Wenn ich die Versorgung auf Bottom routen würde, und die Signale die sonst auf Bottom wären auf einer Innenlage, dann könnte ich auf Bottom schöne Polygone für die Versorgung malen und da die Cs platzieren ohne große Platzprobleme. Die SIgnale auf der Innenlage müssten dann nicht mehr den Cs ausweichen, sondern nur noch den Vias der Cs nach Masse und zu den Versorgungspins des jeweiligen ICs. Hier https://www.mikrocontroller.net/attachment/381160/Bottom.jpg ein Bildchen einer älteren Platine, da hatte ich die Versorgung auf Bottom. Meine Frage ist jetzt: Wie macht man das üblicherweise? Oder sollte ich einfach zwei weitere Lagen spendieren, das ist auch nicht sehr teuer? Und noch eine Bonusfrage: Jetzt habe ich die Signale auf Bottom geroutet, würde die aber vielleicht gerne alle auf eine Innenlage wechseln. Gibe es da in Eagle einen Befehl oder so um komplette Lagen zu tauschen mit allen Leitungen und Polygonen aber ohne Bauteile denn die passen ja nicßht auf eine Innenlage? Vielen Dank!
Gustl B. schrieb: > In die Nähe des FPGAs und RAMs und weiterer IC müssen ja Kondensatoren. > Da ich bei BGA sowieso Vias setze, wollte ich die Cs auf die Unterseite > setzen. Das klappt bei kleinen 0402 auch wunderbar, aber die größeren > muss ich dann etwas weiter weg hinsetzen. Wenn du ganze Versorgungslagen benutzt, dann kannst du die Kondensatoren auch woanders hinsetzen. Die müssen dann nicht mehr unbedingt dicht an den ICs sein. (Das wird allgemein sowieso sehr übertrieben.) Es gibt Konzepte, nach denen in solchen Fällen die Kondensatoren nach zu dämpfenden Moden (Schwingungsmuster) verteilt werden. Da ist es völlig egal was für ICs da liegen und wieviele Anschlüsse die haben. Allerdings klingt FPGA im BGA schon mehr nach sechs Lagen denn nach vier.
Wühlhase schrieb: > Es gibt Konzepte, nach denen in solchen Fällen die Kondensatoren nach zu > dämpfenden Moden (Schwingungsmuster) verteilt werden. Da ist es völlig > egal was für ICs da liegen und wieviele Anschlüsse die haben. Das ist ein interessantes Thema. Hast Du zufällig Quellen, in denen man sich dazu schlau machen kann? Vor Jahren war ich 'mal bei einer Veranstaltung von Altium, wo die Urheber der Leiterplatte 2010(?) dabei waren und über derlei Vorgehen berichteten. Ich erinnere mich, dass da teuere Simulationstools im Spiel waren, einfach kam mir die Platzierung der Kondensatoren nicht vor...
Ja, vielen Dank! Ich habe hier so ein EMV Buch und das auch gelesen. Da wird das auch diskutiert. Aber nicht in Hinblick auf Routing. Ich muss eben 1.0 V, 1.8 V, 3.3 V, 5 V und lokal noch ein paar weitere Spannungen verteilen. Da will ich keine ganze Lage für z. B. 1.0 V verbraten wenn das nur in der Mitte unter dem FPGA an ein paar Vias angeschlossen werden soll. Aber irgendwie muss ich trotzdem vom DCDC zu dieser 1.0 V "Insel" hinkommen und muss auch Kondensatoren noch anschließen an diese 1.0 V Versorgung. Wühlhase schrieb: > Das wird allgemein sowieso sehr übertrieben. Das sehe ich mittlerweile auch so. Trotzdem habe ich aug Bottom deutlich mehr Platz wenn ich dort sehr viel weniger Signale routen muss. Ausserdem, wenn ich die Versorgung auf Bottom route, dann müssen die Cs dort nicht über Vias angebunden werden. Sondern der Strom geht von der Versorgung direkt über das C und dann über das Via auf die Oberseite zum BGA. Wenn ich die Versorgung auf eine Mittenlage route, dann hängt das C nicht mehr im Strompfad, der geht nämlich direkt von der Mittenlage über das Via zum BGA auf Top. Macht aber vermutlich auch nichts aus. Oder sollte man sowas machen: Versorgung auf Mittenlage, C auf Bottom. Und dann geht man von der Versorgung zuerst mit Via(s) auf Bottom zum C und von dort wieder mit Via(s) nach Top zum BGA wobei die Vias vom C zum BGA dann NICHT mit der Versorgungslage verbunden sind damit der Strom also wirklich vom C kommt. Ich vermute man muss da unterscheiden, und zwar nach Zweck des Cs. 1. Das C dient der Entkoppelung, also die Störungen durch die Strompulse zum IC sollen den Rest der Platine möglichst nicht erreichen. Dann muss der Strom über den Kondensator geführt werden damit der IC den Strom von diesem zieht. Und zwischen Kondensator und dem DCDC ist dann eine geringe Induktivität oder ein kleiner Widerstand damit der Strom auch aus dem C genommen wird. 2. Der IC soll möglichst gut versorgt werden, Störungen nach aussen sind egal. Dann muss die Versorgung möglichst impedanzarm angeschlossen werden. Wenn da also Versorgungslage eine Mittenlage und der C auf Bottom liegen, dann ist das sogar positiv, weil das quasi eine Parallelschaltung aus den beiden Versorgungen ist. Aber die Strompulse wirken eben auch auf der Versorgungslage. Ist meine Vorstellung OK?
M.A. S. schrieb: > Das ist ein interessantes Thema. Hast Du zufällig Quellen, in denen man > sich dazu schlau machen kann? Lee Ritchey - Right the first time Joachim Franz - EMV störungssicherer Aufbau von Schaltungen Gustl B. schrieb: > Ich muss eben 1.0 V, 1.8 V, 3.3 V, 5 V und lokal noch ein paar weitere > Spannungen verteilen. Naja, dann teilst du halt eine Plane in mehrere Segmente. Sieh zu daß du die Bauteile so platzierst, daß die Bauteilanschlüsse so landen daß du Polygone ohne besondere Engstellen ziehen kannst und trotzdem alle Pins erreichst. Mache jedes Polygon so groß wie möglich, um eine möglichst große Lagenkapazität zu gewinnen. In diesem Zusammenhang wird auch dein Lagenaufbau wichtig (aber der wird sowieso wichtig, da du wohl vermutlich impedanzkontrollierte Leitungen brauchst). Ein dünnes Dieelektrikum ist für den Aspekt Lagenkapazität besser als ein dickeres. Im Prinzip machst du ja nichts anderes als dir aus deiner Leiterkarte einen Kondensator zu bauen. Und wie du den optimierst weißt du ja sicherlich. Auch wenn mehr Kapazität mehr hilft: Die Lagenkapazität an sich ist im Vergleich zu den Kondensatoren lächerlich gering. Aber deren großer Vorteil ist ihre äußerst niedrige Impedanz, so daß die Lagenkapazität noch im GHz-Bereich als solche wirksam ist. Jeder noch so kleine Kondensator ist da längst nur noch als Induktivität erkennbar (was ihn aber auch nicht völlig unwirksam macht, im Gegenteil).
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Wühlhase schrieb: > Naja, dann teilst du halt eine Plane in mehrere Segmente. Sieh zu daß du > die Bauteile so platzierst, daß die Bauteilanschlüsse so landen daß du > Polygone ohne besondere Engstellen ziehen kannst und trotzdem alle Pins > erreichst. Mache jedes Polygon so groß wie möglich, um eine möglichst > große Lagenkapazität zu gewinnen. Klar, so wie man das eben macht. Wobei das so groß wie möglich finde ich nicht immer sinnvoll. Im Anhang könnte man die 1.8 V Fläche noch nach unten verlängern. Die Schaltung dort benötigt nur 3.3 V. Aber das ist dann schon "weit ab vom Schuss". Wühlhase schrieb: > [...] da du wohl vermutlich impedanzkontrollierte Leitungen > brauchst). Wäre sinnvoll für USB3 und HDMI (über USB-C), aber das ist sowieso nur FR4 und wird im Pool gefertigt. Ich vermute also das wird auch so funktionieren. Ich habe das eben möglichst klein gehalten (ca. 38mm x 76 mm). Wühlhase schrieb: > Auch wenn mehr Kapazität mehr hilft: Die Lagenkapazität an sich ist im > Vergleich zu den Kondensatoren lächerlich gering. Aber deren großer > Vorteil ist ihre äußerst niedrige Impedanz, so daß die Lagenkapazität > noch im GHz-Bereich als solche wirksam ist. Jeder noch so kleine > Kondensator ist da längst nur noch als Induktivität erkennbar (was ihn > aber auch nicht völlig unwirksam macht, im Gegenteil). Jap, das steht auch in meinem EMV Buch.
M.A. S. schrieb: > Das ist ein interessantes Thema. Hast Du zufällig Quellen, in denen man > sich dazu schlau machen kann? Vor Jahren war ich 'mal bei einer > Veranstaltung von Altium, wo die Urheber der Leiterplatte 2010(?) dabei > waren und über derlei Vorgehen berichteten. > Ich erinnere mich, dass da teuere Simulationstools im Spiel waren, > einfach kam mir die Platzierung der Kondensatoren nicht vor... Such mal mit den Stichworten "EMV Dirks". Dirks nannte (nennt) es Silent-Design. Mir ist das bereits Anfang/Mitte der '90er begegnet und wir hatten das damals auch sehr erfolgreich eingesetzt. Zumindest in der frühen Generation war das Platzieren der Cs noch einfach: schön in der Mitte einer 4-5cm großen quadratischen VCC-Fäche, die mit möglichst geringem Isolationsabstand (70μ z.B.) Bezug zu einer GND-Plane hat. Die VCC-Flächen waren mit einigen μH an die Stromversorgung angebunden, da reichten einfache Leiterbahnen mit dem Kriterum des zulässigen Spannungsabfalls. Was da in den letzten 20 Jahren noch weiterentwickelt wurde, habe ich nicht mehr verfolgt.
Gut, bei 4 Lagen kann man in der Mitte Versorgung und Masse machen, aber da sind ja die Lagen 1, 2 und 3, 4 besonders nah zusammen. Also haben 2 und 3 einen größeren Abstand? Bei 6 Lagen sind dann 1,2 und 3,4 und 5,6 nah zusammen wenn ich das richtig verstanden habe. Ich würde Masse auf 2 und 5 legen und dann die Versorgungen auf 3 und 4. Ist das vom Konzept her OK? Bisher habe ich nur Kerkos eingeplant, allerdings verschiedene Werte. Am IC direkt je Versordungspin einen 100 nF in 0402, dann auch recht nah 470 nF in 0402 und weiter weg dann 10 uF in 0805. Macht es Sinn je Spannung noch einen Elko hinzusetzen? Wie macht man das bei reinen Digitalschaltungen? In den Datenblättern stehen oft nur Werte von Cs und nur selten Hinweise auf die Typen. Und wenn da was steht, dann sind das eigentlich immer Kerkos. Auf einer anderen Platine mit viel Analogzeug drauf habe ich nur bei der Analogversorgung Elkos verbaut und das funktioniert wunderbar. Ich habe zwar auch Analogzeug drauf, aber das ist mir eher egal. Das ist ein 8 Kanal ADC am PMOD, wenn das etwas rauscht akzeptiere ich das, den habe ich nur draufgebaut weil noch Platz war.
Nur Kerkos ist ein Rezept für ein Desaster! Du brauchst Dämpfungselemente, sonst hast du viele Resonanzüberhöhungen. Also die grossen C müssen immer Elkos oder Tantals sein, oder du brauchst strategisch plazierte 1 R Widerstände. Wenn du 4 Lagen verwendest, dann lege die Signale nach aussen. Dann hast du eine gewisse Change das Ding zu Debuggen...
Gustl B. schrieb: > Bei 6 Lagen sind dann 1,2 und 3,4 und 5,6 nah zusammen wenn ich das > richtig verstanden habe. Ich würde Masse auf 2 und 5 legen und dann die > Versorgungen auf 3 und 4. Ist das vom Konzept her OK? Klingt nach viel Verschwendung. Aber wenn Geld keine Rolle spielt...
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Udo K. schrieb: > müssen immer Sorry, damit bist du raus. Im Angang Gegenbeispiele.
Bei den Experten hier traue ich mich ja fast gar nicht was zu sagen. Naja freie Meinungsäußerung, aus Erfahrung würde ich die Versorgungslagen nicht außen machen, durch die Pads werden die Kupferlagen zerschnitten und fragmentiert. Würde man auf den Außenlagen schön durchgängiges Kupfer hinbekommen -> toll aber meiner Erfahrung nach -> nee. Eine zerschnitte GND Plane ist meiner bescheidenen Meinung nach nichts wert. Bei 6 Lagen würde ich auf Lage 2,5 Versorgungsplanes legen und auf Lage 1,3,4,6 routen. Lage 3,4 sind nach außen natürlich gut geschirmt. Zweimal GND oder VCC würde ich auch nicht machen bzw. wenn dann gut miteinander verbinden. Bei einem Prototypen würde ich eh versuchen nicht unter den Chips die VIAs zulegen, sodass ich immer noch Verbindungen trennen und neu verdrahten kann. FYI im Altium Blog waren mal zwei Vorträge sehr nahe beisammen. Der erste ging darüber wie wichtig die richtige Auswahl und Platzierung von Abblockkondensatoren sind. Und der zweite das durch den Lagenaufbau und einer guten Poweranbindung die Abblockkondensatoren nicht mehr so wichtig sind. Beides absolute Experten, beide mit Simulationen und Messwerten, beide haben recht. Was soll ich da mit meinem noch nicht mal Halbwissen raten ?
Gustl B. schrieb: > Udo K. schrieb: >> müssen immer > > Sorry, damit bist du raus. Im Angang Gegenbeispiele. Na wenn du meinst, dann mach mal.
@Gustl: Wenn du vier Lagen machst, dann würde ich die Signallagen auch außen hinsetzen. Alles andere macht eigentlich keinen Sinn: Die Lagekapazität ist höher, man kann an den Leitungen nachträglich rumpfuschen, und ich sehe keinen Vorteil in der anderen Variante. Ich habe mal bei MultiCB eine Platine in Aufgrag gegeben (sechslagig), und da haben die meinen Wunschlagenaufbau berücksichtigt. Du mußt aber sehen, was die an Material da haben, das ist bei denen aber angegeben. Prepregs werden doppel gelegt. Welche Lagen da wie dicht beieinander sein sollen, damit bist du dann relativ frei, dein Lagenaufbau sollte aber symmetrisch sein. Ich hatte das damals so aufgebaut: Top: Signal L2: Gnd L3: Signal (impedanzkontrolliert) L4: Signal (impedanzkontrolliert) L5: Gnd Bottom Signal Versorgungslagen habe ich teilweise auf Top und Bottom geroutet. Wenn ich Schaltregler baue, dann binde ich Bauteile oft mit Polygonen an um mehr Kapazität zu schaffen. Demnächst muß eine solche Konstruktion von mir in den EMV-Test, ich bin gespannt wie sich das macht. Bisher war das noch nie nötig. Gustl B. schrieb: > Bisher habe ich nur Kerkos eingeplant, allerdings verschiedene Werte. Das würde ich sein lassen, verschiedene Kerkos machen (meiner Meinung nach) nichts, wenn du Glück hast. Wenn du Pech hast, versaut dir das den Tag. Diskutiert wurde das hier schon ausreichen: Beitrag "Die Sache mit den Stützkondensatoren - Verschiedene verwenden?" Wenn ich Abblockkondensatoren auswähle, dann immer gleiche Bauform, gleicher Typ. 0603 reicht übrigens aus, 0402 haben, was die Impedanz angeht, nur einen geringen Vorteil. Dafür ist 0402 ein widerliches Gefummel, und die Dinger haben einen schlimmeren Kapazitätseinbruch, wenn sie unter Spannung gesetzt werden. Bei Murata kannst du dir die Kurven für die Kapazitätsverluste anschauen. Bei halber Nennspannung hat so ein Kondensator nur noch ein Viertel seiner Kapazität, bei Nennspannung vielleicht noch 10-15%. 10µF in 1210 klingt halt erstmal geil, ist es aber eigentlich nicht. Dafür sind die großen Brocken verhältnismäßig induktiv. Das ist übrigens auch der Grund, warum ich trotzdem noch ein paar Elkos in der Spannungsversorgung spendiere. Übrigens: Würth gibt für seine Elkos Impedanzkurven bis 100MHz an. Die Dinger sind erstaunlich hf-tauglich. Gustl B. schrieb: > USB3 und HDMI (über USB-C) Dafür sind impedanzkontrollierte Leitungen Pflicht. Man muß das nicht unbedingt den Fertiger messen und protokollieren lassen (und natürlich bezahlen), aber ich würde das auf alle Fälle wenigstens selber berechnen und entsprechend auslegen (dazu gehört dann aber auch ein definierter Lagenaufbau). Daß das übliches FR4 ist tut dem keinen Abbruch. Es funktioniert zwar erstaunlich oft auch ohne Berechnung und mit zufällig bei Mondschein ausgewürfelten Leitungen, aber meiner Meinung nach ist das trotzdem Pfusch, der nicht ans Tageslicht sollte.
PS: Die Referenzlage für impedanzkontrollierte Leitungen muß nicht zwingend Gnd sein, die kann gerne auch ein anderes Potential haben.
Taz G. schrieb: > Eine zerschnitte GND Plane ist meiner bescheidenen Meinung > nach nichts wert. Richtig. Hier die Massenlage hat nur Löcher durch Vias, aber keine Schnitte. Taz G. schrieb: > Bei 6 Lagen würde ich auf Lage 2,5 Versorgungsplanes legen und auf Lage > 1,3,4,6 routen. Lage 3,4 sind nach außen natürlich gut geschirmt. > Zweimal GND oder VCC würde ich auch nicht machen bzw. wenn dann gut > miteinander verbinden. Zweimal Versorgung benötige ich aber wenn ich die als Polygone machen will. Klar, ich könnte die 1.0 V "Insel" unter dem FPGA auch über eine Leiterbahn an den DCDC hängen, aber ... ne, da will ich schon ein breites Polygon. Taz G. schrieb: > Bei einem Prototypen würde ich eh versuchen nicht unter den Chips die > VIAs zulegen, sodass ich immer noch Verbindungen trennen und neu > verdrahten kann. Nun, bei dem BGA muss ich Vias unter den IC setzen. Taz G. schrieb: > FYI im Altium Blog waren mal zwei Vorträge sehr nahe beisammen. Der > erste ging darüber wie wichtig die richtige Auswahl und Platzierung von > Abblockkondensatoren sind. Und der zweite das durch den Lagenaufbau und > einer guten Poweranbindung die Abblockkondensatoren nicht mehr so > wichtig sind. Dann suche ich die mal. Udo K. schrieb: > Na wenn du meinst, dann mach mal. Habe ich doch schon. Gustl B. schrieb: > Auf einer anderen Platine mit viel Analogzeug drauf habe ich nur bei der > Analogversorgung Elkos verbaut und das funktioniert wunderbar. Mir ging es hier auch nicht primär um die Cs sondern um die Lagenaufteilung. Wühlhase schrieb: > Ich habe mal bei MultiCB eine Platine in Aufgrag gegeben (sechslagig), > und da haben die meinen Wunschlagenaufbau berücksichtigt. Die fertigen aber nicht für Privat - leider. Wühlhase schrieb: > Welche Lagen da wie dicht beieinander > sein sollen, damit bist du dann relativ frei, dein Lagenaufbau sollte > aber symmetrisch sein. Ich hatte das damals so aufgebaut: > > Top: Signal > L2: Gnd > L3: Signal (impedanzkontrolliert) > L4: Signal (impedanzkontrolliert) > L5: Gnd > Bottom Signal Ja, der Aufbau von Beta-Layout ist auch symmetrisch. Ich habe vor das so wie bei dir zu machen, aber auf den mittleren Lagen die Versorgungsspannungen/Polygone. Für die Signale genügen mir 2 Lagen. Wühlhase schrieb: > Demnächst muß eine solche Konstruktion von > mir in den EMV-Test, ich bin gespannt wie sich das macht. Bisher war das > noch nie nötig. So einen Test würde ich auch gerne mal machen, aber ist für mich als Hobbybastler zu teuer. Oder gibt es EMV Labore die das zu einem deutlich niedrigeren Preis anbieten wenn man am Ende kein unterschribenes Zertifikat haben will? Auf das könnte ich nämlich verzichten, sprich die EMV Firma haftet bei mir für nichts. Wühlhase schrieb: > Das würde ich sein lassen, verschiedene Kerkos machen (meiner Meinung > nach) nichts, wenn du Glück hast. Tja, die einen sagen so, die anderen so. In den Datenblättern sind bei wenigen Cs kleiner Kapazität meist alle mit dem selben Wert. Aber wenn mehr Kapazität benötigt wird, dann finden sich auch in den Datenblättern sehr oft verschiedene Werte. Der FPGA Hersteller Xilinx schlägt für meinen FPGA 100 uF, 47 uF, 4.7 uF und 470 nF vor. Und zwar alle in X5R oder X7R. 0402 nehme ich weil es klein ist. Das passt gut auf die Unterseite unter das FPGA und ich kann zwischen den Cs dann noch Leiterbahnen durchschlängeln. Würde ich die Signale nicht auf Bottom routen sondern dort die Versorgung, müsste ich dort nichts durchschlängeln und könnte 0603 nehmen. Wühlhase schrieb: > 10µF in 1210 klingt halt erstmal geil, ist es aber eigentlich nicht. > Dafür sind die großen Brocken verhältnismäßig induktiv. GRM32ER60J107ME20L ist der Vorschlag von Xilinx für 100 uF in 1210. Der ist für 6.3 V gebaut, die Spannung ist aber nur 1.0 V, da ist die Kapazität noch nicht sehr eingebrochen. Wühlhase schrieb: > Das ist übrigens auch der Grund, warum ich trotzdem noch ein paar Elkos > in der Spannungsversorgung spendiere. Ich kann die ja mal einplanen und nur bestücken wenn das sonst nicht gut aussieht. Wühlhase schrieb: > Dafür sind impedanzkontrollierte Leitungen Pflicht. Aber genau um das auszuprobieren mache ich das ja als Hobbybastler. Klar halte ich mich da an einige Regeln, aber nicht an alle. Es gibt hier im Forum viele Leute die einem so wie du sagen, dass etwas "Pflicht" sei. Ich bin aber selber schon oft von solchen Pflichten abgewichen und habe damit nur selten Probleme gehabt. Ja, es gibt da Regeln die sich aus der Physik ergeben, da soillte man sich dran halten, aber sonst sind die Dinge die man hier liest oft unbegründet oder zumindest für die korrekte Funktion egal. Ein Beispiel sind rechte Winkel in Leiterbahnen oder mit Masse geflutete Lagen mit Signalen. Das mag für HF irgendwann interessant werden, aber für mich ist das schlicht egal, der Einfluss ist so gering, dass er in den anderen kleinen Unperfektheiten untergeht. ABer im EMV Test würdest du durchfallen. Das liest man dann. Würde ich gerne mal machen. Ich messe dann gerne an anderen Geräten die verkauft werden und also irgendwie einen EMV Tast bestanden haben. Und da sieht das teilweise ziemlich schlecht aus. An einem Speedport200 habe ich auf der Versorgung ein schönes Signal sehen können. Aber der darf verkauft werden, also bin ich zufrieden wenn ich besser bin als das was ich bei anderen Produkten sehe. Wühlhase schrieb: > PS: Die Referenzlage für impedanzkontrollierte Leitungen muß nicht > zwingend Gnd sein, die kann gerne auch ein anderes Potential haben. Das ist mir klar. Wenn ich mit den USB3 Leitungen die Lage wechsele, dann mache ich auch einen Lagenwechsel der Bezugslage wenn sich diese wechselt. Ich habe also im Beispiel 1. Signale1 2. GND1 3. Versorgung1 4. Versorgung2 5. GND2 6. Signale2 und gehe mit USB3 von Signale1 nach Signale2, dann setze ich da auch Vias daneben um GND1 mit GND2 zu verbinden.
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Gustl B. schrieb: > So einen Test würde ich auch gerne mal machen, aber ist für mich als > Hobbybastler zu teuer. > Oder gibt es EMV Labore die das zu einem deutlich niedrigeren Preis > anbieten wenn man am Ende kein unterschribenes Zertifikat haben will? Es gibt auch kleinere EMV-Labore, wo sich jemand mit der Arbeit selbständig gemacht habe. Bei solchen würde ich dir raten, dein Anliegen mal vorzutragen. Vielleicht findet sich jemand, der das einerseits als Herausforderung sieht und den Spaß mitmacht. Gustl B. schrieb: > Tja, die einen sagen so, die anderen so. In dem Thread, den ich oben verlinkt habe, hat das jemand sehr schön so formuliert: Marten schrieb: > Weil irgendwie habe ich das Gefühl gibt es die Fraktion die meint, das > ist kein Problem und dann die Fraktion die auch Impedanzverläufe zur > Hand hat, wo wirklich böse Resonanzstellen auftreten. Gustl B. schrieb: > Aber genau um das auszuprobieren mache ich das ja als Hobbybastler. Klar > halte ich mich da an einige Regeln, aber nicht an alle. Es gibt hier im > Forum viele Leute die einem so wie du sagen, dass etwas "Pflicht" sei. > Ich bin aber selber schon oft von solchen Pflichten abgewichen und habe > damit nur selten Probleme gehabt. Ja, es gibt da Regeln die sich aus der > Physik ergeben, da soillte man sich dran halten, aber sonst sind die > Dinge die man hier liest oft unbegründet oder zumindest für die korrekte > Funktion egal. Ich gebe dir völlig Recht, was die Schwierigkeit sich hier zu informieren angeht. Jeder hat irgendwie Ahnung und sagt was anderes. Zum Thema Impedanzkontrolle würde ich dir raten, Right the first time von Lee Ritchey zu lesen, danach wirst du das mit der Impedanzkontrolle sicherlich genauso sehen. Ich habe mir strikt abgewöhnt, in Regeln zu denken. Es gibt keine Regeln zu einem guten Layout. Es gibt Gegebenheiten und Anforderungen, und diesen mußt du irgendwie begegnen. Das beste Layout ist dieses, welches alle Anforderungen am Besten erfüllt. In der Praxis scheitert es aber ja oft schon an der Definition der Anforderungen. Und so mancher Layouter macht seit 25 Jahren dieselben Fehler. Und das: Gustl B. schrieb: > Der FPGA Hersteller Xilinx schlägt für meinen FPGA 100 uF, 47 uF, 4.7 uF > und 470 nF vor. Und zwar alle in X5R oder X7R. Da hätte ich gerne mal eine detaillierte Begründung vom Hersteller. Oder wenigstens eine Aussage wie "Wir haben es mal mit 15x100nF probiert, es hat aber Probleme gemacht, mit verschiedenen Kapazitäten habe wir es aber am Ende hinbekommen." Ich habe aber noch nie, weder in einer Application Note oder hier im Forum, das ein oder andere gehört/gelesen. Solange würde ich mich an dieser Stelle eiskalt über die Herstellerempfehlung hinwegsetzen. Man darf nicht vergessen: auch bei Xilinx arbeiten nur Menschen, wie überalll auch, auch die kochen auch nur mit Wasser. Das größte Problem ist doch: Fast kein Entwickler hat die Möglichkeit, sein Design später ausgiebig zu prüfen und Erfahrugen zu machen. Entweder die Platine funktioniert, oder eben nicht. Wenn es funktioniert -> alles richtig gemacht, beim nächsten Mal macht man es wieder so. Der Entwickler weiß nicht, ob das Design gut oder gerade so noch funktioniert. Ob es aufgrund oder trotz seiner Maßnahmen funktioniert. Gustl B. schrieb: > 0402 nehme ich weil es klein ist. Das passt gut auf die Unterseite unter > das FPGA und ich kann zwischen den Cs dann noch Leiterbahnen > durchschlängeln. > Würde ich die Signale nicht auf Bottom routen sondern dort die > Versorgung, müsste ich dort nichts durchschlängeln und könnte 0603 > nehmen. Platzprobleme wären ein Grund für 0402, aber warum platzierst du die Kondensatoren nicht um den FPGA herum, wenn du die Versorgungsspannung über Polygone anbringst?
Wühlhase schrieb: > Da hätte ich gerne mal eine detaillierte Begründung vom Hersteller. Oder > wenigstens eine Aussage wie "Wir haben es mal mit 15x100nF probiert, es > hat aber Probleme gemacht, mit verschiedenen Kapazitäten habe wir es > aber am Ende hinbekommen." > > Ich habe aber noch nie, weder in einer Application Note oder hier im > Forum, das ein oder andere gehört/gelesen. Solange würde ich mich an > dieser Stelle eiskalt über die Herstellerempfehlung hinwegsetzen. > Man darf nicht vergessen: auch bei Xilinx arbeiten nur Menschen, wie > überalll auch, auch die kochen auch nur mit Wasser. > > Das größte Problem ist doch: Fast kein Entwickler hat die Möglichkeit, > sein Design später ausgiebig zu prüfen und Erfahrugen zu machen. > Entweder die Platine funktioniert, oder eben nicht. Wenn es funktioniert > -> alles richtig gemacht, beim nächsten Mal macht man es wieder so. Der > Entwickler weiß nicht, ob das Design gut oder gerade so noch > funktioniert. Ob es aufgrund oder trotz seiner Maßnahmen funktioniert. Du kannst davon ausgehen, dass Xilinx nicht aus purem Spass solche Application Notes schreibt. Hinter jeder Application Note stehen 1000 Anrufe von jammernden Möchtegernlayoutern, die nicht mehr weiterwissen. Klar sind die vielen Kondensatoren für viele Designs nicht notwendig. Viele Designs gehen auch mit einem miesen Layout, bei dem viele Regeln ignoriert werden. Aber wehe, wenn da mal ein Bus mit 32 Bits an einer IO Bank hängt, und alle Bits gleichzeitig mit 30 MHz toggeln... da ist das Geschrei dann gross. Und EMV Probleme wegen schlechtem Layout können an vielen Stellen behoben werden (die Ferrite an den Kabeln vieler Geräte sprechen Bände). Das die meisten Layouter auch keinen Schimmer von der Schaltung dahinter haben, macht die Sache nicht einfacher. Was deinen Wunsch nach Begründung betrifft: Das Leben ist halt kein Wunschkonzert, die Theorien hinter einem guten Layout sind kein Hexenwerk, aber auch nix was man an einem Wochenende verstehen kann. Aber in Application Notes (= Kochrezept für DAUs) oder gar hier im Forum wirst du nur wenig finden. Auf der Dunning Kruger Kurve dürftest du nach deinem grossspurigen Geschreibe gerade den "Mount Stupid" erklommen haben :-) Gehe ruhig davon aus, dass jeder Entwickler einer ernzunehmenden Firma, die EMV Tests sieht, und sein Produkt im Laufe der Zeit auch optimiert.
Wühlhase schrieb: > Vielleicht findet sich jemand, der das einerseits als > Herausforderung sieht und den Spaß mitmacht. Gute Idee, danke! Wühlhase schrieb: > Zum > Thema Impedanzkontrolle würde ich dir raten, Right the first time von > Lee Ritchey zu lesen, danach wirst du das mit der Impedanzkontrolle > sicherlich genauso sehen. Mal gucken. Bisher habe ich LVDS "nur" für Takte bis 250 MHz verwendet und da ging das auch ohne Rechnereien. Eben dünne Leiterbahnen und möglichst parallel führen. Wühlhase schrieb: > Und so mancher Layouter > macht seit 25 Jahren dieselben Fehler. Ja gut, aber dann ist der Fehler auch nicht sehr schlimm wenn der das so lange machen darf. Wühlhase schrieb: > Das größte Problem ist doch: Fast kein Entwickler hat die Möglichkeit, > sein Design später ausgiebig zu prüfen und Erfahrugen zu machen. > Entweder die Platine funktioniert, oder eben nicht. Wenn es funktioniert > -> alles richtig gemacht, beim nächsten Mal macht man es wieder so. Der > Entwickler weiß nicht, ob das Design gut oder gerade so noch > funktioniert. Ob es aufgrund oder trotz seiner Maßnahmen funktioniert. Exakt so vermute ich, dass viele Datenblattangaben zu Cs zu Stande gekommen sind. Bei der Xilinx Empfehlung habe ich z. B. die 100 uF in 1210 weggelassen und stattdessen 2x 47 uF in 0805 verbaut. Hat auch funktioniert. Wühlhase schrieb: > Platzprobleme wären ein Grund für 0402, aber warum platzierst du die > Kondensatoren nicht um den FPGA herum, wenn du die Versorgungsspannung > über Polygone anbringst? Auf Top und Bottom gehen da dann viele Leiterbahen raus. Direkt in der Mitte unter dem FPGA ist an den Vias einigermaßen Platz. Ich muss da dann aber auch Via in Pad machen. Da ich per Hand bestücke ist das aber OK. Udo K. schrieb: > Das die meisten Layouter auch keinen Schimmer von der Schaltung dahinter > haben, macht die Sache nicht einfacher. Einmal den Großteil der Layouter beleidigt, Check! Udo K. schrieb: > Aber in Application Notes (= Kochrezept für DAUs) oder gar hier im > Forum wirst du nur wenig finden. Alle Leser von Appnotes als DAUs beleidigt, Check! Udo K. schrieb: > Auf der Dunning Kruger Kurve dürftest du nach deinem > grossspurigen Geschreibe gerade den "Mount Studid" > erklommen haben :-) Und noch jemanden beleidigt, Check! Kannst du irgendeine deiner Aussagen belegen? Udo K. schrieb: > Du kannst davon ausgehen, [...] Ist das nur eine Vermutung von dir? Der Rest deines Beitrags ist ziemlich schwammig: Udo K. schrieb: > Klar sind die vielen Kondensatoren für viele Designs nicht notwendig. Udo K. schrieb: > Viele Designs gehen auch mit einem miesen Layout, > bei dem viele Regeln ignoriert werden. Udo K. schrieb: > Und EMV Probleme wegen schlechtem Layout können > an vielen Stellen behoben werden Ich lese da dauernd "viele". Das macht solche Aussagen für mich wertlos, denn ein paar Posts weiter oben hattest du noch "müssen immer" geschrieben. Und dann wirst du konkret und behauptest: Udo K. schrieb: > Aber wehe, wenn da mal ein Bus mit 32 Bits an einer IO Bank hängt, > und alle Bits gleichzeitig mit 30 MHz toggeln... > da ist das Geschrei dann gross. Ja, ist das denn so? Ich habe an einer FPGA Bank 2x 16 IOs + Clock von einem zweikanal ADC, das wird mit 50 MHz ausgegeben und macht keine Probleme obwohl ich mich nicht an die Kondensatorempfehlungen von Xilinx gehalten habe. Das war also einfach nur Angstmache von deiner Seite. Nach dem was ich bisher gebaut habe und was dann doch funktioniert sehe ich diese Designempfehlungen sehr entspannt. In diesem Forum wird anscheinend gerne übertrieben um dann als vermeintlicher Profi glänzen zu können.
Udo K. schrieb: > Du kannst davon ausgehen, dass Xilinx nicht aus purem Spass > solche Application Notes schreibt. Ja dann sollen sie bitteschön erläutern was sie sich dabei gedacht haben. Ich habe noch keinen ernsthaften EMV-Guru gehört der den Kapazitätszoo empfohlen hätte. Das Gegenteil dafür umso öfter, auch mit Begründung, Simulation und Tests. Etwas mehr als ein "Wir empfehlen das..." halte ich da für mindestens angebracht. Ich glaube Xilins gerne, daß sie ein Design aufgebaut haben und es ausreichend zufriedenstellend funktionierte. Ich sehe aber nicht, daß deren Designvorschlag im Vergleich gut oder gar besser funktioniert - und das wäre für mich der Maßstab, einer solchen Empfehlung zu folgen. Udo K. schrieb: > Auf der Dunning Kruger Kurve dürftest du nach deinem > grossspurigen Geschreibe gerade den "Mount Stupid" > erklommen haben :-) Nun, vielleicht ist das so. Ich lerne gerne dazu. Aber ich weiß auch wieviel ich mich mit dem Thema bisher beschäftigt habe und maße mir aufgrund dessen an, mich nicht mehr mit einfachen Empfehlungen abspeisen zu lassen. Und auch wenn mir eine Begründung zu löcherig ist, weil sie z.B. wichtige Aspekte unberücksichtigt läßt, erlaube ich mir diese zu akzeptieren oder nicht zu akzeptieren. Im Gegensatz zu dir habe ich bisher jedoch Begründungen und Literaturhinweise geliefert. Zwar teilweise etwas gekürzt, auf Wunsch kann ich das gerne auch weiter ausführen. Was hast du zu bieten?
Gustl B. schrieb: > Udo K. schrieb: >> Aber wehe, wenn da mal ein Bus mit 32 Bits an einer IO Bank hängt, >> und alle Bits gleichzeitig mit 30 MHz toggeln... >> da ist das Geschrei dann gross. > > Ja, ist das denn so? Ich habe an einer FPGA Bank 2x 16 IOs + Clock von > einem zweikanal ADC, das wird mit 50 MHz ausgegeben und macht keine > Probleme obwohl ich mich nicht an die Kondensatorempfehlungen von Xilinx > gehalten habe. Das war also einfach nur Angstmache von deiner Seite. > > Nach dem was ich bisher gebaut habe und was dann doch funktioniert sehe > ich diese Designempfehlungen sehr entspannt. In diesem Forum wird > anscheinend gerne übertrieben um dann als vermeintlicher Profi glänzen > zu können. Ha, vielleicht kann ich da etwas aufräumen: Udo redet, so vermute ich, von 32 Single-Ended-Datenleitungen. Wenn das noch schnellschaltende z.B. 3,3V- oder gar 5V-Ausgänge sind, auf 50Ω terminiert, dann hast du schon einen saftigen Stromtransienten in der Spannungsversorgung. In solchen Fällen muß man sich über ausreichend viel Kapazität definitiv Gedanken machen (jedenfalls würde ich das dann machen) um nicht versehentlich doch zu wenig Kondensatoren zu verbauen. Finde mal so einen Fehler, wenn der Controller gelegentlich abstürzt und neustartet und komme darauf, daß es nicht die Software ist. ABER: Wenn du 32 LVDS-Leitungen hast ist das wiederum kaum ein Problem. Bei LVDS wird nicht eine Leitung ein- oder ausgeschaltet, sondern lediglich die Stormrichtung in zwei Leitungen umgeschaltet. Die Stromaufnahme bleibt dabei weitgehend konstant, bis auf eine recht geringe Delle während des Umschaltens. Aber du siehst: Die Möglichkeiten sind unendlich. Übrigens untersuche ich aktuell in einer Baugruppe, die schon seit einigen Jahren verkauft wird, die Exemplare die nicht durch den Test kamen. (Es sind nur relativ wenige, daher hat sich da bisher noch niemand gekümmert.) Es ist achon hart zu sehen, wie oft es Reflexionen auf den Leitungen gibt und das Ganze funktioniert trotzdem irgendwie...
Wühlhase schrieb: > Udo redet, so vermute ich, > von 32 Single-Ended-Datenleitungen. Wenn das noch schnellschaltende z.B. > 3,3V- oder gar 5V-Ausgänge sind, auf 50Ω terminiert, dann hast du schon > einen saftigen Stromtransienten in der Spannungsversorgung. Klar, aber dann hätte er das schreiben sollen. Der Unterschied ist nämlich zwischen Aus- und Eingang. Meine 32 Single-Ended sind Eingänge, kommen ja vom ADC und verursachen dadurch am FPGA keine großen Stromspitzen. Diese verursachen sie am ADC. Aber dort am ADC empfiehlt Analog Devices deutlich weniger Kapazität, und zwar nur 4x 100 nF, also einen 100 nF je DRVDD Pin, als Xilinx für eine Bank empfiehlt. Xilinx empfiehlt da nämlich 1x 100 uF oder 47 uF, 2x 4.7 uF und 4x 470 nF. Ja, eine Bank hat mehr IOs, aber nicht in diesem Verhältnis wie die Kapazitäten empfohlen sind. Wühlhase schrieb: > In solchen Fällen muß man sich über ausreichend viel Kapazität definitiv > Gedanken machen (jedenfalls würde ich das dann machen) um nicht > versehentlich doch zu wenig Kondensatoren zu verbauen. Die Kapazität selbst ist es gar nicht so sehr, eher wie gut der Strom aus den Cs zum FPGA kommt. Daher gebe ich auch jedem Versorgungsbällchen des FPGAs ein und manchmal sogar zwei Vias zur Versorgungslage. Den GND Bällchen natürlich ebenfalls und auf der Unterseite setze ich den Kondensator auf diese Vias. Wühlhase schrieb: > Finde mal so einen Fehler, wenn der Controller gelegentlich abstürzt und > neustartet und komme darauf, daß es nicht die Software ist. Gelegentliche Fehler sind sowieso fies. Wühlhase schrieb: > Wenn du 32 LVDS-Leitungen hast ist das wiederum kaum ein Problem. LVDS habe ich bisher nur selten gemacht. Wühlhase schrieb: > Es ist achon hart zu sehen, wie oft es Reflexionen auf den Leitungen > gibt und das Ganze funktioniert trotzdem irgendwie... Vielleicht konnte die der damalige Designer gar nicht erkennen/messen? Wenn ich jetzt etwas mit USB3 oder HDMI mache, dann habe ich nicht die Messtechnik um da ein Augendiagramm aufzunehmen. Das wird also Blindflug. Ja, ist nicht gut das so zu machen, aber für einen Hobbybastler ist die Messtechnik da zu teuer.
Gustl B. schrieb: > Vielleicht konnte die der damalige Designer gar nicht erkennen/messen? Keine Ahnung. Ich will aber auch nicht behaupten daß die Platine völliger Schrott ist. Immerhin funktioniert sie seit sehr langer Zeit. Ich finde aber, es ist unsaubere Arbeit. Ob man das andererseits bis dahin optimieren will ist eine andere Frage, es würde halt eine Menge zusätzlicher Widerstände zur Terminierung und mehr impedanzkontrollierte Leitungen erfordern, und zumindest für die Widerstände wäre da kaum Platz. Und die Baugruppe ist schon nicht gerade klein.
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So, jetzt gucke ich mir gerade das mit der Impedanz an. Für USB3 benötige ich dann Z_0 = 50 Ohm und Z_Diff = 90 Ohm. Mit den Vorgaben FR4, 35 µm Kupferdicke und 232 µm Lagenabstand komme ich auf eine Leiterbahnbreite von 400 µm und einen Abstand zwischen den Leitungen von 380 µm. Das finde ich schon sehr dick. Wenn ich mir PCB Bildchen aus dem Internet angucke, dass ist es meistens so, dass die Leiterbahnen sehr dünn sind und so nah wie möglich nebeneinander liegen. Damit man dann aber die 90 Ohm schafft müsste der Lagenabstand extrem gering sein. Und tatsächlich, wenn ich einfach die minimalen Breiten und Abstände nehme, also 125 µm Leiterbahnen mit einem 125 µm Abstand zueinander, dann werden die Z_0 und Z_Diff wunderbar erfüllt wenn der Lagenabstand bei ca. 90 µm liegt. Aber wer fertigt sowas im Pool? Edit: Irgendwie unterscheiden sich die Werte der Onlinerechner sehr deutlich. Kann ich mir nicht erklären.
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So, diskutieren wir mal ein paar Bildchen^^ 1. https://goughlui.com/wp-content/uploads/2013/04/IMG_0006.jpg Sieht billig aus, ist es vermutlich auch, aber alle Superspeed Leitungen wurden vermutlich ohne Lagenwechsel geroutet und der Abstand zwischen Diffpärchen und Masse drum herum wurde vergrößert. Aber der Abstand zwischen den beiden Leitungen im Diffpaar ist nicht konstant. Die Leiterbahnen und Abstände sehen so aus als sei man da an das Minimum des Fertigers gegangen. Der kann wohl auch keine kleineren Vias oder das kostet dann eben mehr. 2. https://sc01.alicdn.com/kf/H3b7c498d5251430a82bce23483e0da8fd/Mobile-charger-pcb-circuit-4-port-usb.jpg Ebenfalls kein Lagenwechsel, vergrößerter Abstand zu Masse und teilweise sogar Viafencing. Der Abstand der Diffleitungen zueinander ist wohl der Pinabstand des ICs und an manchen Stellen auch mehr. 3. https://blog.gpjtag.com/wp-content/uploads/2017/02/Unitek-Y-3043CBK-TOP.jpg Auch kein Lagenwechsel. Bei den USB2 Leitungen sind die Lagenwechsel vermutlich. Dort fehlen dann teilweise die Vias für den Wechsel der Bezugslage. Der Abstand zur Masse ist eher gering, der Abstand der Diffleitungen ist wohl wieder das Minimum des Herstellers. Das wird aber ab den Pins konsequent eingehalten. 4. https://www.codethink.co.uk/theme/images/usb3switch-1600x1200.jpeg Das sieht sehr professionell aus. Längenausgleich wurde gemacht, die Vias zum Lagenwechsel der Bezugslage sind da, großer Abstand zur Masse und sogar Viafencing. Jo. Wurden die alle mit Impedanzberechnung gemacht? Ich vermute nein. Funktionieren die alle? Vermutlich schon. Man kann sich also Mühe geben, viel Zeit investieren und das schön machen, oder auch nicht. Einen Unterschied wird es dann schon geben, aber dramatisch ist der dann auch nicht.
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Hast du eigentlich mal überlegt, ob du mit 6 Lagen überhaupt hinkommst?
Jo, weiter oben sogar. Ich würde auch mit 4 Lagen hinkommen, aber dann könnte ich die einzelnen Versorgungspins der Bauteile nicht über schöne Polygone anbinden, sondern müsste das mit (dickeren) Leiterbahnen machen die sich auch kreuzen, also mit mehreren Lagenwechseln. 6 Lagen reichen wunderbar.
@Gustl: Das du mit den unterschiedlichen Kalkulatoren unterschiedliche Ergebnisse bekommst wird daran liegen, daß da lediglich irgendeine Näherungsformel benutzt wird. Eine analytisch richtige Berechnung ist das nicht und gibt es zumindest bei Mikrostreifenleitungen nicht. Da ist dann erstmal die Frage, welche Formel überhaupt zu grunde liegt. Und dann haben diese Formeln nur einen bestimmten Bereich, wo der Fehler klein genug ist, z.B. darf von einem bestimmten Verhältnis Leiterbahnbreite zu Dieelektrikumdicke nicht zu weit abgewichen werden. Aus diesem Grund würde ich auch den Berechner hier empfehlen: http://www.saturnpcb.com/pcb_toolkit/ Der warnt zumindest davor, wenn die Parameter zu weit aus dem Gültigkeitsfenster laufen. Gustl B. schrieb: > Jo. Wurden die alle mit Impedanzberechnung gemacht? Ich vermute nein. Och, also mein letztes Layout mit (vielen) impedanzkontrollierten Leiterbahnen sah ganz ähnlich aus, bei meinem waren nur mehr Mäander drin. Da war ich auch recht dicht vor dem Fertigungslimit bzw. geradeso noch dort, wo es noch nicht übermäßig teuer wurde. Gut, das ist Quatsch, man hat es ja gar nicht gesehen weil die Leitungen auf den Innenlagen waren. ;)
Taz G. schrieb: > Bei 6 Lagen würde ich auf Lage 2,5 Versorgungsplanes legen und auf Lage > 1,3,4,6 routen. Das ist so ziemlich der schlimmste Lagenaufbau, den man sich vorstellen kann. Hält sich leider auch hartnäckig in diversen Application Notes. Kann aber natürlich funktionieren, wenn man nichts hat was ansatzweise schnell schaltet und/oder man keinen EMV-Test bestehen muss. Eine Versorgungslage sollte immer eine Ground-Lage in der Nachbarlage haben. Und der Abstand sollte immer möglichst klein sein (Kosten-/Nutzen-abwägung). Für 4 Lagen habe ich hier schon ein paar gute Vorschläge gesehen. Zum Beispiel dieser hier gefällt mir: 1 GND 2 Sig (Versorgung geflutet/geroutet) 3 Sig (Versorgung geflutet/geroutet) 4 GND Lagenwechsel von high-speed Signalen sollten auch kein großen Problem sein, wenn man ein GND-Via neben das Signal-Via setzt. Das wird vielleicht nicht für jedes einzelne Signal-Via möglich sein, aber man kann um ein GND-Via auch ohne weitere mehrere Signal-Vias platzieren.
Gustl B. schrieb: > Ist meine Vorstellung OK? Nahe beieinander, oder muss man sagen aufeinander liegende Versorgungslagen (GND und VCC also nur durch eine dünne prepreg getrennt) bilden auch einen Kondensator, und stützen damit besser als jeder echte C. Man sollte also nicht VCC auf Bottom und GND auf Top (oder umgekehrt) und alles dazwischen mit Signallagen auffüllen, bloss weil man glaubt wdnigstens ein Anscbluss zum C ginge dann ohne Via. Ein Vua ist kürzer als die Leigung im Bauteil. Bei 6 oder mehr Lagen kann man sich aussuchen auf welchen benachbarten Layern man VCC und GND verlegt.
P. S. schrieb: > Eine Versorgungslage sollte immer eine Ground-Lage in der Nachbarlage > haben. Warum? Bei 1. Signale1 2. GND1 3. Versorgung1 4. Versorgung2 5. GND2 6. Signale2 habe ich innen zwei Versorgungslagen die "nah" zusammen sind. Die kleineren Abstände sind zwischen 1/2, 3/4 und 5/6. Ich wollte/werde/will das so machen weil ich dann in der Nähe der Signale immer eine GND-Lage habe. P. S. schrieb: > Lagenwechsel von high-speed Signalen sollten auch kein großen Problem > sein, wenn man ein GND-Via neben das Signal-Via setzt. Wenn ich 6 Lagen verwende habe ich da genug Platz für viele Vias. MaWin schrieb: > Nahe beieinander, oder muss man sagen aufeinander liegende > Versorgungslagen (GND und VCC also nur durch eine dünne prepreg > getrennt) bilden auch einen Kondensator, und stützen damit besser als > jeder echte C. Genau. Bei mir sind das die inneren Versorgungslagen. Die bedecken jetzt die ganze Platine. Eine der Lagen ist aber in mehrere Polygone unterteilt. Beide GND-Lagen sind unzerschnitten und bedecken die komplette Platine. (Unter den Spulen des DCDC Wandlers und dem C der Ladungspumpe habe ich in allen Lagen etwas ausgespart.) MaWin schrieb: > Ein Vua ist kürzer > als die Leigung im Bauteil. Ähm Äh (-: Naja, die Platine ist 1.6 mm dick. Das Via zum C auf der Rückseite ist also 1.6 mm lang. In dem 0402 Baustein ist die Anbindung dann aber deutlich kürzer. Von Top zur Versorgungslage ist der Weg aber natürlich kürzer als die 1.6 mm. Wühlhase schrieb: > Aus diesem Grund würde ich auch den Berechner hier empfehlen: > http://www.saturnpcb.com/pcb_toolkit/ Man man man, da muss man persönliche Daten für den Download eingeben, aber OK, habe ich getan. Mit W=0.2 mm, S=0.125mm und H=0.232mm kommt das Tool auf Z_Diff=91.05 Ohm und Z_0=63.775 Ohm. Das sieht doch schon gut aus. Aber: Diese schönen Werte errechnet nur dieses Sturn PCB Tool. Warum sollte ich dem denn jetzt glauben und nicht den vielen anderen Tools die andere Werte errechnen?
P. S. schrieb: > Taz G. schrieb: >> Bei 6 Lagen würde ich auf Lage 2,5 Versorgungsplanes legen und auf Lage >> 1,3,4,6 routen. > > Das ist so ziemlich der schlimmste Lagenaufbau, den man sich vorstellen > kann. Hält sich leider auch hartnäckig in diversen Application Notes. Scheint so als wären die ganzen Autoren von Application Notes und ich selber nicht die hellsten Kerzen auf der Torte. Kann ich mit leben, route ja erst seit 25 Jahren und habe noch viel zu lernen. Wühlhase hat was tolles geschrieben: "Ich habe mir strikt abgewöhnt, in Regeln zu denken. Es gibt keine Regeln zu einem guten Layout. Es gibt Gegebenheiten und Anforderungen, und diesen mußt du irgendwie begegnen."
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Gustl B. schrieb: > Aber: Diese schönen Werte errechnet nur dieses Sturn PCB Tool. Warum > sollte ich dem denn jetzt glauben und nicht den vielen anderen Tools die > andere Werte errechnen? Tja...andere Näherungen, andere Ergebnisse. Wenn man mit Näherungsformeln arbeitet sind Ungenauigkeiten einfach vorprogrammiert. Solche Ergebnisse dann aber auf mehr als eine Nachkommastelle anzugeben ist...ach, denk dir was. ;) Wie gut die Näherungen sind kannst du schonmal an Zdiff-Zodd abschätzen. Zdiff = 2*Zodd gilt eigentlich nur wenn der Abstand gegen unendlich geht. Das andere Extrem, beide Leiter haben einen undedlich geringen Abstand, würde ein Zdiff von 0 ergeben. Beide Magnetfelder heben sich dann auf, ergo ist die Induktivität auch null, und die steht bei der Feldwellenwiderstandsberechnung im Zähler. Alles, was es in der Realität gibt, liegt dann irgendwo dazwischen. Bei einigen Rechenprogrammen wird stur im unendlichen gerechnet. Die Ergebnisse der anderen Programme liegen jetzt nicht so weit auseinander alsdaß man sich da Sorgen machen müßte. Und der Fertiger wird weder die Dieelektrikumdicke noch die Leiterbahnbreite exakt wie berechnet fertigen. Von daher würde ich das Programm nehmen, daß dir am Besten gefällt. Das PCB Toolkit fand ich gut, weil es mal kein Onlineprogramm ist. Und es hat noch ein paar andere nette Extras. Taz G. schrieb: > Wühlhase hat was tolles geschrieben: Hehe, danke. :)
Wühlhase schrieb: > Die > Ergebnisse der anderen Programme liegen jetzt nicht so weit auseinander > alsdaß man sich da Sorgen machen müßte. Nun ... auf der einen Seite kommen solche lockeren Aussagen, auf der anderen Seite liest man was von ±10% die eben ja nach Rechentool nicht eingehalten werden. Aber wie das eben so ist wird es trotzdem funktionieren. Jedenfalls werde ich jetzt den Abstand zwischen den Bahnen von 0.125 mm auf 0.2 mm vergrößern.
Ich habe einige Platinen unterm Mikroskop nachgemessen und die Erfahrung gemacht das PCB Hersteller eher zu viel ätzen als zu wenig. Pads und Leiterbahnen sind eher zu klein und nie zu groß. Ich runde daher bei der Trackbreite gerne etwas auf. Was ist eure Erfahrung ? Diese Unterätzung hat aber auch noch nie Probleme gemacht.
Wühlhase schrieb: > Zdiff = 2*Zodd gilt eigentlich nur wenn der Abstand gegen unendlich > geht. Ne, Zdiff = 2*Zodd gilt immer, da eine eventuelle Verkopplung der beiden Leiterbahnen schon in Zodd drin steckt.
Gustl B. schrieb: > Wühlhase schrieb: >> Die >> Ergebnisse der anderen Programme liegen jetzt nicht so weit auseinander >> alsdaß man sich da Sorgen machen müßte. > > Nun ... auf der einen Seite kommen solche lockeren Aussagen, auf der > anderen Seite liest man was von ±10% die eben ja nach Rechentool nicht > eingehalten werden. Ich würde an dieser Stelle mal meinen Prof zitieren: Man darf dilletieren, aber man muß es wissen. Wenn es dann (wider Erwarten) doch nicht funktioniert hast du immerhin gleich einen Anhaltspunkt.
Wühlhase schrieb: > Wenn es dann (wider Erwarten) doch nicht funktioniert hast du immerhin > gleich einen Anhaltspunkt. Ja das ist gut. Nun habe ich die nächste Frage: Also der Abstand im Diff-Paar wurde vergrößert, in Eagle geht das schön über Netzklassen. Aber ich kann das nicht an allen Stellen so routen. Sogar die Pins der USB-C Buchse erfüllen nicht die Anforderungen. Aber gut. Wie mache ich das denn wenn ich mehrere Diff-Pärchen eng nebeneinander herausführen muss? Eben die 4 Paare an der USB-C Buchse? Sollte ich dann zwei der Paare auf eine andere Lage legen um da Isolation dazwischen zu bekommen? Alles auf Top geht wunderbar ohne Lagenwechsel von Buchse bis zum FPGA, aber dann sind die Abstände zwischen den Pärchen nur minimal größer wie die Abstander der beiden Leitungen eines Paars.
Gustl B. schrieb: > Wie mache ich das denn wenn ich mehrere Diff-Pärchen eng nebeneinander > herausführen muss? Nun, zunächst einmal folgendes: Die Impedanz der Leitung ist nur das eine. Was du auch berücksichtigen mußt, ist das Übersprechen einer Leitung auf die eines anderen Diffpärchens. Es gibt zwei Möglichkeiten, dieses Crosstalking zu unterbinden: -mehr Abstand zwischen den Diffpärchen -weniger Abstand zur gemeinsamen Referenzlage Spiele mal mit diesen beiden Parametern etwas herum, bis du ein Ergebnis hast das a) noch dicht genug an der Zielimpedanz dran ist b) Übersprechen ausreichend unterdrückt c) noch gefertigt werden kann Wenn die Lötaugenabstände nicht mehr zu den Leitungsabständen passen: Schaue dir mal die Leiterbahnanbindung an die USB-Buchsen in deinem dritten Link oben an.
Wühlhase schrieb: > Es gibt zwei Möglichkeiten, dieses Crosstalking zu unterbinden: > -mehr Abstand zwischen den Diffpärchen > -weniger Abstand zur gemeinsamen Referenzlage Beides kaum oder gar nicht möglich. Mal gucken. Meine Buchse ist USB-C von Würth. Dagegen ist die USB-A Buchse aus dem Link riesig.
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Wohoo! Eurocircuits hat einen "DEFINED IMPEDANCE pool" mit 0.12 mm Lagenabstand zwischen 1/2 und 5/6 und 0.14 mm zwischen 3/4. Bei 4 Lagen sind es ebenfalls 0.12 mm zwischen 1/2 und 3/4. Ist auch gar nicht irre teuer. Und siehe da, da kann man auch als Pivat bestellen. Hach, das ist ja wunderfein. Edit: Mit den 0.12 mm würde ich bei Saturn PCB auf 84.165 Ohm Z_Diff und 51.107 Ohm Z_0 kommen wenn ich sonst die Minimal möglichen Strukturbreiten von 0.125 mm verwende. Also Breite der Leiterbahnen 0.125 mm und Abstand ebenfalls 0.125 mm. Damit wird dann auch der Abstand der DiffPaare zueinander etwas größer. Bei einer Leiterbahnbreite von 0.13 mm und einem Abstand von 0.19 mm würde ich die geforderten Werte sogar sehr genau treffen. Allerdings wird der Abstand der DiffPaare zueinander bei 0.19 mm Abstand innerhalb jeden DiffPaars wieder kleiner. Naja, mal gucken, vielleicht kann ich ja etwas Bauteile herumschieben und Platz schaffen. Edit: Noch ein Bildchen wie das mit 0.2 mm Abstand innerhalb der DiffPaare aussieht. Das ist zwar eine USB-C Buchse, aber ich will die "nur" für HDMI und eben für schnelle IOs verwenden. Also nicht für USB. Edit2: Und noch ein Bildchen der Buchse über die dann USB3 gehen soll. Direkt überhalb der Buchse, der längliche IC ist ein USB3 MUX, links ist ein USB2 HUB, ganz oben über der Buchse am Rand ist der FT600 und links oben am Rand ist der FT2232H.
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Gustl B. schrieb: > P. S. schrieb: >> Eine Versorgungslage sollte immer eine Ground-Lage in der Nachbarlage >> haben. > > Warum? Weil ein Lagenpaar aus Versorgung und Ground wie ein Kondensator funktioniert. Und bei diesem Kondensator will man eine möglichst hohe Kapazität, aber in allererster Linie eine möglichst niedrige Induktivität haben. Mit Verringerung des Abstands erhöht man die Kapazität und verkleinert die Induktivität. Und je niederinduktiver ein Versorgungssystem ist, desto besser kann es Energie für schnell schaltende Bauteile liefern.
Ja verstanden, aber warum Ground und nicht eine Versorgungslage?
Mal eine Frage zu deinem Layout: Hast du da in deine Diffpaare Widerstände eingebaut oder sieht das nur so aus oder ist das was anderes?
Das sind ESD Diodenarrays. Die sind für USB3/HDMI geeignet.
Das sind Kondensatoren. Sind doch sogar die Symbole dafür eingezeichnet. Das links die 4 sind Widerstände, 22 Ohm in den USB2 Leitungen.
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Ah, auf die Symbole hab ich gar nicht geachtet. Gustl B. schrieb: > Das links die 4 sind Widerstände, 22 Ohm in den USB2 Leitungen. Warum sind die da drin? Ich frag nur weil ich das auch oft sehe und bisher auch noch keine plausible Begründung gelesen habe. Der einzige Grund, der mir für zusätzliche Widerstände einfällt, lautet: Terminierung. Und dazu dienen diese Widerstände schonmal nicht. Denn heute sitzt der Terminierungswiderstand oft im Chip, und wenn man doch extern terminieren müßte, dann definitiv nicht so. Dafür machen die Widerstände aber die sorgfältig berechnete Impedanz wieder zunichte.
Ich habe das mal irgendwo gesehen und mache das seitdem so. Ich hatte vermutet, dass das eine Serienterminierung ist. Da setzt man doch bei Leitungen zwischen zwei ICs Widerstände ein. Bei USB sieht man das eher selten, aber sonst sieht man sehr oft, dann zwischen zwei ICs Widerstände sitzen. Ich habe einen FT600 eingeplant mit 16 Datenleitungen zum FPGA und da hatte ich auch Widerstände reingebaut weil ich das in vielen Schaltplänen mit FT600 so gesehen habe und das auch auf dem Demoboard von FTDI so gemacht wird. Ist das falsch?
USB geht ja über ein differentielles Signal. Da terminiert man mit einem Widerstand in Höhe von Zdiff, der in der Signalsenke parallel zu ihr eingesetzt wird. So wie hier gezeigt: https://upload.wikimedia.org/wikipedia/commons/thumb/b/bb/Basic_LVDS_circuit_operation.png/480px-Basic_LVDS_circuit_operation.png Bei serieller Terminierung wird ein Widerstand in die Leitung gehängt, aber der muß dann nah an der Signalquelle sitzen. Schwierig bei USB. Außerdem begrenzt serielle Terminierung die Signalfrequenz erheblich, da du erst auf die von der Signalsenke zurücklaufende reflektierte Welle warten mußt. Dann funktionieren die Taktraten bei USB2 aber nicht mehr. Wie gesagt: du solltest das Buch von Lee Ritchey wirklich mal lesen.
Edit: Das Bild dient nur der Verdeutlichung der Terminierung von diff. Signalen. Das, was dort dargestellt ist, ist kein USB, das funktioniert noch ein wenig anders da beide Teilnehmer ja sowohl Quelle als auch Senke sind. Nicht daß das wieder irgendwer falsch versteht... Übrigens werden diese Widerstände in den Datenblättern von FTDI bei den Beschaltungen ihrer Bausteine weggelassen. Zumindest habe ich da noch nie derartiges gesehen.
Wühlhase schrieb: > Übrigens werden diese Widerstände in den Datenblättern von FTDI bei den > Beschaltungen ihrer Bausteine weggelassen. Zumindest habe ich da noch > nie derartiges gesehen. Die lassen auch viele Kondensatoren weg. Ne, ich meinte den Schaltplan des Demoboards von FTDI. Da ist eine Serienterminierung in den Datenleitungen zwischen FT600 und FPGA/Stecker. Aber das passt ja auch weil das single-ended ist. In den Superspeed und USB2 Leitungen sind da keine Widerstände. Ich habe deshalb in den Superspeed Leitungen auch keine drinnen, sondern nur die Cs weil die so im Datenblatt des USB3 MUX drinnen stehen. Zwischen MUX und FT600 habe ich keine Cs. Da konnte ich aber auch keine klare Aussage finden ob da welche hin sollen oder nicht. Andere Boardhersteller verbauen keine also habe ich dort auch keine hingesetzt. Im USB2 habe ich Widerstände weil ich das mal so gesehen habe. Und zwar bei einem USB Audio Codec von TI http://www.ti.com/lit/ds/symlink/pcm2900.pdf Seite 28. Seit dem mache ich das so und habe keine Probleme mit USB2. Wie man differentiell terminiert weiß ich, das habe ich für LVDS-Takte schon mehrfach getan. Bei USB2 war ich mir einfach nicht sicher wie man das macht und habe dann eben die Lösung gewählt die ich schon mehrmals gebaut habe und die immer funktioniert hat. Silabs baut hier https://www.silabs.com/documents/public/application-notes/AN0046.pdf auch Serienwiderstände in USB2 ein.
Gustl B. schrieb: > Das klappt bei kleinen 0402 auch wunderbar, aber die größeren > muss ich dann etwas weiter weg hinsetzen. > > Ich habe da gerade diesen Konflikt: > > Wenn ich die Signale auf Top und Bottom route, dann ist da weniger Platz > für die Cs und auf Bottom muss ich mit den Signalen irgendwie um und > unter den 0402 Cs rausfädeln. <snip> > Wie macht man das üblicherweise? Oder sollte ich einfach zwei weitere > Lagen spendieren, das ist auch nicht sehr teuer? Die großen Cs müssen nicht direkt so nah am FPGA sein wie möglich. Die kannst du gerne weiter weg bauen - für die schnellen Stromspitzen gibt es die kleinen Kondensatoren, die so dich dran sein müssen wie möglich. Oft sieht man sogar ein Feld aus "Bulk"-Kondensatoren, die nur irgendwo beim FPGA in der Nähe sind. Ein Array aus mehreren einzelnen größeren Kondensatoren.
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Mampf F. schrieb: > Die großen Cs müssen nicht direkt so nah am FPGA sein wie möglich. Das ist schon klar. Aber trotzdem bliebe für die kleinen auf der Unterseite mehr Platz wenn man die nicht noch zum Routen von Signalen verwenden würde. Ich habe jetzt viele kleine Cs, eben nach Empfehlung von Xilinx direkt unter dem FPGA. Das habe ich bei meinen ersten 3 FPGA Boards auch schon so gemacht. Aber wie platziere ich die dickeren Cs wenn ich Versorgungslagen habe? In der Nähe des FPGAs? In der Nähe des DCDC? Irgendwo wo Platz ist weil das ist ja eine schöne unzerschnittene Lage? Ich habe mich jetzt für einen Kompromiss entschieden und die dort platziert wo Platz ist, aber möglichst zwischen DCDC und FPGA und näher am FPGA. Ok, noch ein Nachtrag mit Bildchen nur zur Sicherheit: Das ist also OK wenn ich das so mache wir im Bildchen? Keine Cs in den USB3 Leitungen zwischen MUX und FT600 und keine Widerstände in den USB2 Leitungen. Nur die Cs in den Superspeed-TX Leitungen zwischen Buchse und MUX.
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Gustl B. schrieb: > Edit: > Mit den 0.12 mm würde ich bei Saturn PCB auf 84.165 Ohm Z_Diff und > 51.107 Ohm Z_0 kommen wenn ich sonst die Minimal möglichen > Strukturbreiten von 0.125 mm verwende. Also Breite der Leiterbahnen > 0.125 mm und Abstand ebenfalls 0.125 mm. Ja, halte ich immer für eine gute Idee - die minimalen Werte vom PCB Hersteller zu benutzen. Weil sich die Fertigungstoleranzen bei den kleinsten Strukturen die der Hersteller kann ja auch am wenigsten auswirken. Ergibt sehr robuste und verlässliche Platinen.
Taz G. schrieb: > Gustl B. schrieb: >> Edit: >> Mit den 0.12 mm würde ich bei Saturn PCB auf 84.165 Ohm Z_Diff und >> 51.107 Ohm Z_0 kommen wenn ich sonst die Minimal möglichen >> Strukturbreiten von 0.125 mm verwende. Also Breite der Leiterbahnen >> 0.125 mm und Abstand ebenfalls 0.125 mm. > > Ja, halte ich immer für eine gute Idee - die minimalen Werte vom PCB > Hersteller zu benutzen. Weil sich die Fertigungstoleranzen bei den > kleinsten Strukturen die der Hersteller kann ja auch am wenigsten > auswirken. Ergibt sehr robuste und verlässliche Platinen. Du hast vergessen dazuzuschreiben, dass das ironisch gemeint war.
Naja, wie schon oben erwähnt sieht das in der "freien Wildbahn" tatsächlich sehr oft so aus als hätte man Diff-Paare mit den minimal möglichen Strunkturbreiten gebaut. Bei Eagle ist das übrigens automatisch so. Wie das in der ganz aktuellen Version ist weiß ich nicht, aber in 8.X war es so. Hatte man zwei Signale Signal_N und Signal_P und wollte dir routen, dann hat Eagle dafür von selbst automatisch die minimal im DRC erlaubten Breiten verwendet. Klar, das kann man über Netzklassen verändern und einstellen, aber das ist/war der Default.
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So, jetzt bin ich soweit, dass ich mich für Eurocircuits entschieden habe. Da gibt es einen Onlinerechner. Der rechnet für den Abstand zwischen den Leiterbahnen einen sehr ähnlichen Wert wie das Saturn PCB Tool, aber für die Breite der Leiterbahnen ist der Wert etwas unterschiedlich. Gebe ich die berechnete Breite von dem Saturn Tool in den Onlinerechner ein, dann bekomme ich ein Z_0 von 57.498 Ohm. Naja ... hm. Mir würde natürlich das Ergebnis von Saturn PCB besser in den Kram passen, dann könnte ich das platzsparender routen. Aber der Unterschied ist leider doch recht groß, also deutlich über 10%. Was macht man denn da?
Die formel-basierten Rechner für verkoppelte Diff-Paare kann man i. d. R. in die Tonne kloppen. Genau ausrechnen kann man das nur mit einem Field Solver. Wenn man keinen Field Solver zur Hand hat und die diff. Impedanz wirklich wichtig ist, nimmt man besser zwei unverkoppelte Leitungen für das diff. Paar (jeweils 50 Ohm). Dafür benötigt man halt mehr Platz auf der Platine. Normalerweise ist es so, dass der Leiterplattenhersteller einen Field Solver hat und einem genau sagen kann, wie breit die Leiterbahnen bzw. Abstände sein müssen (der LP-Hersteller kennt seinene Lagenaufbau auch am besten). Im Falle von Eurocircuits wird das, denke ich, aber auch nur eine formel-basierte Berechnung sein. Im Zweifel würde ich dann aber eher dem Ergebnis von Eurocircuits als dem des Saturn Tool-Kits vertrauen (EC kennt ihren Lagenaufbau ja am besten).
Zu dem Thema Microstrip/Striplines gab es im MC-Forum schon mal eine interessante Diskussion. Diff Pair Stripline Calculator Beitrag "Diff Pair Stripline Calculator"
Gustl B. schrieb: > Was macht man denn da? Im Saturn Plating auf "Bare PCB" stellen oder bei Eurocircuits die Endkupferdicke auf 70um stellen.
Und wieso sollte man das umstellen? Endkupfer wird 35um.
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J.W. schrieb: > Im Zweifel würde ich dann aber eher dem > Ergebnis von Eurocircuits als dem des Saturn Tool-Kits vertrauen (EC > kennt ihren Lagenaufbau ja am besten). Sehe ich auch so. Vor allem werden deren Onlinerechner auch schon andere Kunden verwendet haben. Will sagen, wenn der grob falsch rechnet, dann hätte es schon entsprechendes Feedback an EC gegeben. Helmut S. schrieb: > Zu dem Thema Microstrip/Striplines gab es im MC-Forum schon mal eine > interessante Diskussion. Danke! Ich habe mich jetzt an die Werte von EC gehalten, kann das aber an ein paar wenigen Stellen nicht einhalten. Der Vollständigkeit halber jetzt noch Bildchen dazu. Ich werde das dann so bestellen.
Im Verhältnis zur Kabellänge des USB bzw. HDMI-Kabel sind deine Leiterbahnen relativ kurz. Da sollten 5% oder 10% Abweichung der Impedanz unkritisch sein. Btw. Warum verwendest du nicht coplanar grounded waveguides (GCPW)? Da ist um die Signale alles schön mit Ground gefüllt. https://www.microwaves101.com/encyclopedias/coplanar-waveguide
Bernd schrieb: > Im Verhältnis zur Kabellänge des USB bzw. HDMI-Kabel sind deine > Leiterbahnen relativ kurz. Da sollten 5% oder 10% Abweichung der > Impedanz unkritisch sein. Btw. Warum verwendest du nicht coplanar > grounded waveguides (GCPW)? Da ist um die Signale alles schön mit Ground > gefüllt. > > > https://www.microwaves101.com/encyclopedias/coplanar-waveguide Bei dem kleinen Abstand von 0,119mm zur Groundlage darunter muss es nicht auch noch coplanar sein. Vor allem benötigt eine coplanare Struktur auch noch eine Menge GND-Vias (via fence).
OK. Ja, so eine GCPW sieht interessant aus, aber ... ich brauch davon ja zwei weil meine Signale differentiell sind. Dazu finde ich aber keinen Rechner der das kann. Hast du eine Empfehlung? Und welche Vorteile hat das gegenüber meiner bisherigen Lösung? Edit: Vor allem kann ich die Masse drum herum nicht bis ganz zu den Anschlüssen führen. Da sind weitere FPGA Pins die nicht mit Masse belegt sind daneben.
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Helmut S. schrieb: > Bei dem kleinen Abstand von 0,119mm zur Groundlage darunter muss es > nicht auch noch coplanar sein. Ja, stimmt auch wieder. > Vor allem benötigt eine coplanare Struktur auch noch eine Menge GND-Vias > (via fence). Jepp. Die vor allem schön symmetrisch sein müssen, damit die Impedanz nicht wellig wird. Gustl B. schrieb: > Ja, so eine GCPW sieht interessant aus, aber ... ich brauch davon ja > zwei weil meine Signale differentiell sind. Dazu finde ich aber keinen > Rechner der das kann. > Hast du eine Empfehlung? Ich hatte an PCB Toolkit gedacht, sehe aber gerade, das es GCPW nur für single ended berechnet. Sorry.
Das hier kann das auch differentiell rechnen http://dd6um.darc.de/QucsStudio/index.html . Aber wie komme ich zu meinem Wunschwert? Muss ich das wirklich ausprobieren? Und wo ist der Vorteil der GCPW?
> Und wo ist der Vorteil der GCPW? Die Abstrahlung und die Dämpfung sind speziell bei sehr hohen Frequenzen (xGHz) etwas kleiner. Aber da müsstest du dann auch nah(<=0,15mm) mit dem GND links und rechts an die Leitungen. Je nach maximaler Frequenz dann noch alle paar Millimeter ein VIA das den GND von Top mit der darunterliegenden GND-Plane verbindet. Deine Leitungen sind aber relativ kurz. Deshalb wirst du das an der Dämpfung nicht merken. (Wenn man dann noch lange Leitungen hätte, dann würde man auch noch den Lötstopplack über den Leitungen weglassen und "immersion silver" als Oberfläche nehmen.) ----|- L1 L2 -|------- ----|---------|------- Hier wurden zwei Programm erwähnt die Coplaner Diffpairs berechnen können. Beitrag "Diff Pair Stripline Calculator" Beitrag "Diff Pair Stripline Calculator" Achtung, du wirst mit diesen Programmen auch für deinen bisherigen normalen Diffpair-Leitungen andere Breiten/Impedanzen bekommen. Die Erkenntnis damals war meiner Meinung nach, dass Qucs, Saturn und ??? deutlich daneben lagen. Warum hast du eigentlich mit 35um+35m Kupferdicke gerechnet? So dick ist das Kupfer doch gar nicht.
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Helmut S. schrieb: > Deine Leitungen sind aber relativ > kurz. Deshalb wirst du das an der Dämpfung nicht merken. Jo, sind wenige cm, also so zwischen 10 mm und 25 mm. Helmut S. schrieb: > (Wenn man dann > noch lange Leitungen hätte, dann würde man auch noch den Lötstopplack > über den Leitungen weglassen und "immersion silver" als Oberfläche > nehmen.) Das habe ich schon bei einigen Evalboards und im HF Teil von Messtechnik gesehen. Helmut S. schrieb: > Die > Erkenntnis damals war meiner Meinung nach, dass Qucs, Saturn und ??? > deutlich daneben lagen. Und welches sollte ich dann verwenden? Das kann doch eigentlich nicht sein, dass hier sehr viele Leute mit Werkzeug arbeiten das keine korrekten Ergebnisse rechnet. Das kann ich nur akzeptieren wenn nur sehr teure Werkzeuge richtig liegen. Helmut S. schrieb: > Warum hast du eigentlich mit 35um+35m Kupferdicke gerechnet? So dick ist > das Kupfer doch gar nicht. Weil das so angegeben ist vom Hersteller der Leiterplatte. Oben 18 µm Folie und dann 35 µm Endkupfer. Innen 35 µm Folie. Siehe Anhang.
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Ist die Gesamtkupferdicke oben jetzt 35um oder 15um+35um? Die Boardhersteller benutzen z. B. Polar. https://www.polarinstruments.com/ Eigentlich müsste man Epsilon-r bei 1GHz nehmen, wenn man mehrere Gbit/s hat. Dort ist eps_r je nach Material z. B. statt 4,6 nur 4,4.
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35 µm insgesamt. Siehe Screenshot aus dem letzten Post. Jetzt im Anhang der Rechner von EC. Da habe ich ein E_r von 4.3 bei 100 Mhz und das geht dann runter bis 4.12 bei 10 GHz. Ich habe die Daten für 5 GHz genommen weil das USB3 ist.
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Ich habe das mal mit den zwei kostenlosen Programmen mit deinen Zahlenwerten berechnet. Den beiden Programmen traue ich noch am ehesten. Die berücksichtigen auch den Lötstopplack. Die beiden Programme wurden auch in dem anderen "thread" erwähnt. Beide kommen mit deinen Zahlen auf Zdfiff ca. 90Ohm. Da spasst doch ganz gut. Erkenntnis: Bleib bei deinen Zahlen die du bisher hast.
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Vielen Dank! Größere Hersteller von Platinen wie EC bieten für ihren Kunden diesen Onlinerechner an. Der hat ein leicht zu bedienendes Interface und enthält gleich die Werte der Platine/Lagenaufbau die man ausgewählt hat. Ich vermute, dass da im Hintergrund dann bei denen eine andere Software das richtig ausrechnet. Oder man hat das einmal alles in Javascript oder so übersetzt. Jedenfalls ... wenn ein Platinenhersteller so ein Tool anbietet, und auch einen impedanzkontrollierten Pool anbietet, dann müssen die Werte von dem Tool auch zu den Platinen passen. Sonst gäbe das Aufstand der Kunden und der Hersteller würde das nicht mehr anbieten. Ja, ich bleibe bei den Werten. Platine ist dann soweit fertig und wird morgen oder so bestellt. Vielen Dank für die Mithilfe! (Die beiden Masselagen 2 und 5 sind nicht im Anhang, die sind unzerschnitten und ohne irgendwelche anderen Signale ausser Masse. Also langweilig.)
Helmut S. schrieb: > Ich habe das mal mit den zwei kostenlosen Programmen mit deinen > Zahlenwerten berechnet. Den beiden Programmen traue ich noch am ehesten. > Die berücksichtigen auch den Lötstopplack. Die beiden Programme wurden > auch in dem anderen "thread" erwähnt. > > Beide kommen mit deinen Zahlen auf Zdfiff ca. 90Ohm. Da spasst doch ganz > gut. > Erkenntnis: Bleib bei deinen Zahlen die du bisher hast. Frage am Rande: Sollen die geschlossenen Feldlinien in dem Screen-Shot von AlterPCB ein E-Feld darstellen? Oo
Gustl B. schrieb: > Und wieso sollte man das umstellen? Endkupfer wird 35um. Hi Gustl, wollte nur darauf aufmerksam machen das die Einstellungen in beiden Programmen unterschiedlich sind. Vergleiche Screenshots vom 09.03.2020 14:52. Im Saturn hast Du ein Plating von 35um angegeben. 35um Plating + 35um Kupfer ergibt 70um Endkupfer (siehe im Saturn Fenster unten rechts "Total Copper Thickness"). Bei gleichen Einstellungen sollten alle Programme etwa gleiche Werte ausspucken.
P. S. schrieb: > Frage am Rande: Sollen die geschlossenen Feldlinien in dem Screen-Shot > von AlterPCB ein E-Feld darstellen? Oo Sieht für mich nach Äquipotentiallinien des E-Feldes aus. Grund: Brechnung an den Materialgrenzen, das würden H-Feldlinien bei dielektrischem Material so nicht zeigen.
Taz G. schrieb: > Hi Gustl, > wollte nur darauf aufmerksam machen das die Einstellungen in beiden > Programmen unterschiedlich sind. Vielen Dank! Das war mir entgangen.
P. S. schrieb: > Helmut S. schrieb: >> Ich habe das mal mit den zwei kostenlosen Programmen mit deinen >> Zahlenwerten berechnet. Den beiden Programmen traue ich noch am ehesten. >> Die berücksichtigen auch den Lötstopplack. Die beiden Programme wurden >> auch in dem anderen "thread" erwähnt. >> >> Beide kommen mit deinen Zahlen auf Zdfiff ca. 90Ohm. Da spasst doch ganz >> gut. >> Erkenntnis: Bleib bei deinen Zahlen die du bisher hast. > > Frage am Rande: Sollen die geschlossenen Feldlinien in dem Screen-Shot > von AlterPCB ein E-Feld darstellen? Oo Das scheint der Betrag der Potentiale zu sein. Die Linien sind dann Äquipotentiallinien.
Ich bin etwas irritiert: Du routest die Highspeed-Signale ohne jeden Längenausgleich? IMHO benötigt man für USB3 zwar kein Inter-Pair Matching, aber die Vorgaben fürs Intra-Pair Matching (Längenausgleich zwischen + und - Leitung innerhalb eines Diff-Paares) sind recht streng! Die mir bekannten Werte sind +/-5mil für SuperSpeed und +/-50mil für HighSpeed. Schau nochmal in die Datenblätter der verwendeten TI-Chips, da dürfte etwas dazu stehen.
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Thorsten S. schrieb: > Ich bin etwas irritiert: Du routest die Highspeed-Signale ohne jeden > Längenausgleich? Jo, das habe ich getan. Warum? Weil ich mir viele USB3 Layouts angeguckt habe und dort auch nur manchmal Längenausgleich gemacht wird. Wie ist das eigentlich mit Längenausgleich und Impedanzkontrolle? Wenn ich da herummeandere, also nicht über die ganze länge einen konstanten Abstand zwischen den Leitungen einhalte, dann mache ich mir doch mein Z_Diff kaputt?! Thorsten S. schrieb: > Die mir bekannten Werte sind +/-5mil für SuperSpeed und +/-50mil für > HighSpeed. Bwahahaha 0.127 mm, ernsthaft? Ich wette mit dir, dass das kein USB Kabel einhält. Und auch bei der Impedanz ist das ja ähnlich. Ja, man soll möglichst Z_0 = 50 Ohm und Z_Diff = 90 Ohm einhalten, aber ... wozu? Wenn die Impedanz nicht passt, wird ein Teil der Welle zurückreflektiert und das Signal kommt daher mit geringerer Amplitude am Empfänger an. Wunderschön erklärt hier: https://www.youtube.com/watch?v=DovunOxlY1k Jetzt habe ich da aber einen USB-MUX drinnen. Der hat selber schon 1.42 dB Insertion Loss bei 5 GHz. Der dämpft das SIgnal also selber schon sehr deutlich. Und das ist aber völlig OK?! Ich kann das nicht so wirklich nachvollziehen, dieser MUX, der das Signal deutlich dämpft ist OK und ich brauche keinen Redriver, aber eine kleine Abweichung von der Impedanz soll schlimm sein? Oder wie rechnet man das aus wie stark das SIgnal gedämpft wird wenn die Impedanz nicht passt. Sagen wir, ich verwende statt 90 Ohm jetzt 120 Ohm für Z_Diff. Wie viel macht das aus? Macht das mehr aus als der MUX? Welche Impedanzfehlanpassung dämpft das Signal so wie es der MUX macht? Ich würde da gerne ein Gefühl für entwickeln und solche Dinge vergleichen können. Der Längenunterschied sagt ja auch nur um wie viel Zeit die eine Flanke der anderen voraus/nacheilt. Bei 0.127 mm Unterschied sind das bei Lichtgeschwindigkeit 0.424 ps in Kupfer grob 30% länger, sagen wir glatt 0.5 ps. Bei 5 GHz dauert eine Periode 200 ps, dagegen sind die 0.5 ps 0,25%. Und alles da drüber hat schon einen deutlichen Einfluss dass es ausserhalb der Spezifikation ist? Mein Längenunterschied ist immer kleiner als 2 mm. Das sind 6.7 ps im Vakuum, sagen wir 10 ps in Kupfer. Also 5% der 200 ps Periodendauer. Ja, hat schon Auswirkungen, aber eben geringe. Edit: Jetzt habe ich mir das Meander Tool in Eagle angeguckt. Das ist doch ein schlechter Witz. Da habe ich die Diff-Bahnen wie oben in den Bildchen verlegt, die haben einen oder mehrere 45° Winkel drinnen. Das Meander Tool kann aber nur immer einen dieser Teilabschnitte eines Diff-Paares meandern. Der Abstand zwischen den Meanderkurven ist dann auch recht groß. Hier sind Bildchen drinnen: https://www.autodesk.com/products/eagle/blog/length-match-high-speed-nets/ Man sieht schön, dass da der Abstand im Diff-Paar nicht konstant bleibt. Mag also sein, dass so Meander toll sind wenn man viel Platz hat und die Leitungen lang sind, aber das ist bei mir beides nicht der Fall. Ich habe hier im längsten Diff-Paar 25 mm Gesamtlänge. Da sind mir die 2 mm Längenunterschied egal. Edit: Ja, ein kleines wenig meandern geht, jetzt bin ich beim "schlechtesten" Paar etwas über 97% laut Eagle und sonst immer über 99%. Aber Eagle erlaubt leider kleine kleineren Meander. Oder ich bekomme die nicht hin. Jedenfalls sieht das dann so aus wie im Anhang und ... das ist doch für die Impedanz schlecht. Hier noch ein Video von Autodesk: https://www.youtube.com/watch?v=GAu8aP3qAwE Meandern funktioniert dort wunderbar, aber das ist auch eine vergleichweise lange Leitung.
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Gustl B. schrieb: > Wie ist das eigentlich mit Längenausgleich und Impedanzkontrolle? Wenn > ich da herummeandere, also nicht über die ganze länge einen konstanten > Abstand zwischen den Leitungen einhalte, dann mache ich mir doch mein > Z_Diff kaputt?! In irgendwelchen Best-Practices hatte ich mal gelesen, dass Längenausgleich so aussehen sollte wie im Anhang. Leider fällt mir gerade die Quelle nicht mehr ein - ich hatte mir nur die Essenz des Gelesenen gemerkt.
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Ah, das ist die Quelle: https://www.nxp.com/docs/en/application-note/AN10798.pdf
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Exakt das würde ich gerne mit Eagle machen. Geht aber nicht(?). Wo kann ich denn in Eagle einstellen wie klein die Meander seien sollen? Edit: Aber hey, ihr dürft das gerne selber ausprobieren, hier sind die Eagle Dateien im Anhang. Ich habe allen unnötigen Kram gelöscht, aber an der Position der Päärchen, Buchse und FPGA nichts verändert.
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Gustl B. schrieb: > Exakt das würde ich gerne mit Eagle machen. Geht aber nicht(?). Wo kann > ich denn in Eagle einstellen wie klein die Meander seien sollen? Tut mir leid, da kann ich dir leider nicht weiterhelfen - meine letzte Eagle-Version war 5.x und in den letzten 8 Jahren hab ich nur noch KiCad benutzt und damit geht das mit dem differentiellen Length-Matching-Tool, dass das CERN eingebaut hat, ganz ordentlich. Welche Eagle-Version nutzt du?
Aktuell eine 9.x die Demo gibt es gratis, du brauchst dir das aber nicht extra antun. Ja, vielleicht sollte ich auch zu KiCAD wechseln, aber ... ich habe mir schon sehr viele Eagle-Bauteile erstellt und das Verhalten/Bedienung von KiCAD ist doch sehr anders.
Gustl B. schrieb: > Ja, [..] aber ... Ich würde ja eher sagen, ein Wechsel weg von Eagle lohnt sich eigentlich fast immer. Wenn es nicht gerade nach Target oder so ist... ;)
Gustl B. schrieb: > Da sind mir die 2 mm > Längenunterschied egal. Schon mal daran gedacht dass die Entwickler des Boards auf der anderen Seite und der Produzent des Kabels die gleiche schlampige Einstellung haben könnten? Und schon bist du im schlimmsten Fall bei 6mm Differenz -> Kacke... Also nicht lange darüber nachdenken und den Längenunterschied gegen 0 trimmen. Geht zumindest mit Altium in den meisten Fällen recht problemlos. Und wenn das mit Eagle nicht gut geht, mach es manuell. Bei den paar Leitungen ist das doch auch kein Mörderaufwand? Gustl B. schrieb: > dann mache ich mir doch mein > Z_Diff kaputt?! Ja klar. Man kann nicht alles kriegen ;) In dem Fall würde ich die höhere Priorität eindeut beim Längenausgleich setzen. Mampf F. schrieb: > In irgendwelchen Best-Practices hatte ich mal gelesen, dass > Längenausgleich so aussehen sollte wie im Anhang. Da scheiden sich die Geister. Wenn man bedenkt dass jeder Richtungswechsel eine Störstelle mit (wenn auch geringen) Reflexionen darstellt ist ein Längenausgleich mit weniger aber dafür grösseren Mäandern durchaus auch nicht fehl am Platze.
Andi schrieb: > Mampf F. schrieb: >> In irgendwelchen Best-Practices hatte ich mal gelesen, dass >> Längenausgleich so aussehen sollte wie im Anhang. > > Da scheiden sich die Geister. > Wenn man bedenkt dass jeder Richtungswechsel eine Störstelle mit (wenn > auch geringen) Reflexionen darstellt ist ein Längenausgleich mit weniger > aber dafür grösseren Mäandern durchaus auch nicht fehl am Platze. Ich glaube, dass der Toleranzbereich relativ groß ist. Hatte damals USB (HS) und Ethernet (100Mbit) über 1,27mm-Steckerleisten geroutet und das hat wunderbar funktioniert. Vlt gibt es deshalb so viele unterschiedliche Meinungen, weil fast alles funktioniert xD Aber zugegeben ... Beides war kein USB3 Super-Speed^^ Die Design-Empfehlung war von NXP für Display-Port, da müssten die Datenraten doch ähnlich sein, oder?
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Andi schrieb: > Schon mal daran gedacht dass die Entwickler des Boards auf der anderen > Seite und der Produzent des Kabels die gleiche schlampige Einstellung > haben könnten? Andi schrieb: > Also nicht lange darüber nachdenken und den Längenunterschied gegen 0 > trimmen. Andi schrieb: > In dem Fall würde ich die höhere Priorität eindeut beim Längenausgleich > setzen. Ist das dann nicht auch schlampig wenn die Impedanz nicht stimmt? Kannst du begründen wieso der Längenausgleich wichtiger ist? Ich würde da gerne ein Gefühl für entwickeln können und das vergleichen. Was ist schlimmer, 1 mm unterschiedliche Länge oder 10 Ohm Impedanzabweichung? Kann man das irgendwie schön rechnen? Mampf F. schrieb: > Ich glaube, dass der Toleranzbereich relativ groß ist. Exakt so sehe ich das auch. USB2 habe ich auch schon mehrmals ohne Längenausgleich und Impedanzberechnungen verwendet, das hat immer funktioniert. Aber eigentlich könnte man das ja mal ausprobieren. Ein USB3 Kabel nehmen und selber eine Buchse ranlöten und zwar mit unterschiedlichen Längen in einem Paar. Den Unterschied verändert man dann so lange bis es nicht mehr funktioniert. Jedenfalls, weil Eagle leider keine kleinen Meander kennt habe ich das jetzt mal händisch gemacht. Und zwar möglichst so, dass der Längenunterschied dort ausgeglichen wird wo er entsteht. Passt das so? Laut Eagle ist der Längenunterschied jetzt jeweils <100 µm.
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Gustl B. schrieb: > Jetzt habe ich da aber einen USB-MUX drinnen. Der hat selber schon 1.42 > dB Insertion Loss bei 5 GHz. Der dämpft das SIgnal also selber schon > sehr deutlich. Und das ist aber völlig OK?! > Ich kann das nicht so wirklich nachvollziehen, dieser MUX, der das Signal > deutlich dämpft ist > OK und ich brauche keinen Redriver, aber eine kleine Abweichung von der > Impedanz soll schlimm sein? Ich bin kein Highspeedexperte, aber: Impdanzfehlanpassungen verursachen nicht nur Dämpfung sondern auch Reflektionen (das schriebst Du selber). Diese können im Extremfall die Signalintegrität gefährden, mindestens jedoch wirken sie sich negativ auf das EMV-Verhalten aus (mehr Störabstrahlung).
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Gustl B. schrieb: > Mampf F. schrieb: >> Ich glaube, dass der Toleranzbereich relativ groß ist. > > Exakt so sehe ich das auch. USB2 habe ich auch schon mehrmals ohne > Längenausgleich und Impedanzberechnungen verwendet, das hat immer > funktioniert. Bei Full-Speed hatte ich zwar Längenausgleich immer gemacht, aber die Impedanz war mir egal. Bei High-Speed hatte ich beides gemacht und hatte keine Probleme. Ich hab aber auch schon früher mal - in einer Community für Video-Beamer Selbstbau - jemanden gesehen, der hatte mit einem RGB->HDMI Wandler-Chip eine Platine gebastelt und sich überhaupt nicht um Impedanzen oder sowas gekümmert und es funktionierte trotzdem einwandfrei. Leider kann man sich als Hobby-Bastler kein Scope leisten, das diese Augen-Diagramme kann, dann könnte man qualitativ überprüfen, ob das Routing passt.
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Gustl B. schrieb: > Aber eigentlich könnte man das ja mal ausprobieren. Ein USB3 Kabel > nehmen und selber eine Buchse ranlöten und zwar mit unterschiedlichen > Längen in einem Paar. Den Unterschied verändert man dann so lange bis es > nicht mehr funktioniert. (-: Und siehe da, bis 15 mm Unterschied gibt es genau kein Problem. Ich habe jeweils 10 GByte übertragen, in beide Richtungen und dann die MD5 verglichen. Bei 20 mm gibt es dann Verbindungsabbrüche, aber es werden trotzdem nach dem Verbinden der Festplatte bis zum Verbindungsabbruch mehrere GBytes ohne Fehler kopiert. Aber die 10 GByte Testdaten die aus mehreren Filmen bestanden wurden nie komplett am Stück kopiert. Einzelne Dateien daraus schon und fehlerfrei. War das denn überhaupt USB3, da sind doch auch die USB2 Leitungen verbunden!!!!1111elf! Ja, das war USB3. Ich habe das auf eine externe Festplatte geschrieben und die Transferraten waren durchgehen um die 100 MByte/s. Das ist zwar nicht volles USB3, aber mir ist nicht bekannt, dass USB3 mit der Taktfrequenz heruntergeht wenn die Signalqulaität schlechter wird. Über einen homöopathischen Effekt durch Längenausgleich könnt ihr jetzt selber denken wie ihr wollt^^
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Schöner Test, aber: -Hast du wirklich die Längen geändert, also eine Ader länger gemacht als die andere? Auf den Bildern sieht das eher so aus als hättest du die Andern einfach nur an der einen Stelle entdrillt. Und auf jeden Fall hast du eine kräftige Störstelle in der Leitungsimpedanz drin, alleine schon durch das Auftrennen der Schirmung. Aber: Schön mal zu sehen was man tatsächlich am USB kaputtpfuschen muß bis es nicht mehr geht. Daumen rauf für dich.
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Wühlhase schrieb: > -Hast du wirklich die Längen geändert, also eine Ader länger gemacht als > die andere? Ja, habe ich. Ich habe Orange immer weiter verkürzt. So, Update: Jetzt habe ich das auch mit USB2 gemacht. Erstmal 3 cm weggeschnitten und funktionierte. Und dann so weit weggeschnitten wie ging ohne neu abisolieren zu müssen. geht auch, ohne Fehler. Habe da jetzt ebenfalls >10 GByte übertragen und MD5s gerechnet. Es ist auch wirklich USB2 HighSpeed, das hat mit etwas über 35 MByte/s auf Platte kopiert. Damit das nicht über USB3 kopiert habe ich ein reines USB2 Verlängerungskabel verwendet. Jetzt habe ich hier ein etwas komisch aussehendes, aber komplett funktionsfähiges USB-A auf USB-Micro-B Kabel.
Wie lang ist dein USB-Kabel insgesamt? 1m? 5m?
Es war mal 1.5 m. Jetzt ist es eher so 1 m. Beim USB2 Test habe ich aber noch eine reine USB2 Verlängerung von 1.5 m verwendet, also zusammen grob 2.5 m beim USB2 Test. Welchen Einfluss hat denn die Gesamtlänge? Wenn eine Leitung eines Diff-Paares kürzer ist, dann bleibt doch dieser Unterschied konstant und unabhängig von der Gesamtlänge?!
Gustl B. schrieb: > Welchen Einfluss hat denn die Gesamtlänge? Die Dämpfung ist höher, d.h. am Ende der Leitung kommt weniger Signal raus als du vorne reingeblasen hast. Normale Leitungen sind durch den Skineffekt deutlich verlustbehafteter, wenn du mit hohen Frequenzen (bzw. hohen Anteilen davon) über herkömmliche Drähte willst. Das ist ja auch der Grund, warum man sich Hohlleiter ausgedacht hat. Die Kabellänge von USB ist auf max. 5m spezifiziert, und i.Allg. übertreibt es ein Hersteller selten damit. Ich weiß allerdings nicht ob das der einzige Grund für die Längenbegrenzung ist.
Jo, Längenausgleich wird völlig überbewertet. Siehe auch hier: https://www.youtube.com/watch?v=QG0Apol-oj0&t=44m28s
Wühlhase schrieb: > Die Dämpfung ist höher, d.h. am Ende der Leitung kommt weniger Signal > raus als du vorne reingeblasen hast. Klar. ABer das hat nichts mit einem Längenunterschied zu tun, das sind zwei komplett verschiedene Dinge. P. S. schrieb: > Jo, Längenausgleich wird völlig überbewertet. Danke! Das passt auch recht gut zu dem was ich gesehen habe. Ich habe eine Grenze zwischen 15 mm und 20 mm. 15 mm sind ganz grob 50 ps. In Kupfer etwas drüber. Eine Wellenlänge bei 5 GHz sind 200 ps. Ich darf also innerhalb einer halben Wellenlänge bleiben mit dem Längenunterschied. Bei 20 mm bin ich dann schon drüber.
Gustl B. schrieb: > Ist das dann nicht auch schlampig wenn die Impedanz nicht stimmt? Kannst > du begründen wieso der Längenausgleich wichtiger ist? Schlampig finde ich nur die Einstellung 'ist mir egal'. Wenn mir bewusst ist dass Layouten immer ein Arbeiten mit Kompromissen ist, ich aber jene Dinge die ich sauber machen kann auch so umsetzte, dann bezeichne ich das als 'nicht schlampige' Arbeit ;) Konkret bewerte ich ein paar Störstellen die punktuell im Bereich zwischen PHY und Stecker liegen als weniger kritisch ein als ein fehlerhafter Längenausgleich der sich weiter aufsummieren kann und u.U. über mehrere Meter hinweg die Strecke für den Eintrag von Störungen anfälliger machen kann. Man muss auch bedenken dass gerade in dem Bereich wo du den Längenausgleich durchführst ohnehin mehr oder weniger schon alles bezüglich sauberer impedanzkontrollierter differentieller Leitungsführung verloren ist: * Impedanzsprünge am Übergang IC-Landpattern-Leiterplatte * Das gleiche dann nocheinmal am Übergang zur Buchse * Und nocheinmal im Übergang Buchse-Stecker-Kabel. Da fallen dann die paar zusätzlichen Störstellen durch den Längenausgleich nicht mehr wirklich so sehr ins Gewicht. Sehr oft funktionieren auch Designs die sich um die speziellen Anforderungen nicht kümmern aber dann doch. Vielleicht nicht mit optimaler Geschwindigkeit, vielleicht auch ohne externe Störungen. Und wenns einmal funktioniert hat, wird das als heilige Kuh immer wieder durch die Geschichte getrieben... Auch haben die Chiphersteller viel dazugelernt und wie MampF schreibt: Mampf F. schrieb: > Ich glaube, dass der Toleranzbereich relativ groß ist. Ja ist er, aber muss ich wirklich die Toleranzen immer bis ins extrem ausloten? Gustl B. schrieb: > Jedenfalls, weil Eagle leider keine kleinen Meander kennt habe ich das > jetzt mal händisch gemacht. Und zwar möglichst so, dass der > Längenunterschied dort ausgeglichen wird wo er entsteht. Passt das so? > Laut Eagle ist der Längenunterschied jetzt jeweils <100 µm. Ist streng nach dem Lehrbuch: Ja, so würde ichs auch machen! Gustl B. schrieb: > Über einen homöopathischen Effekt durch Längenausgleich könnt ihr > jetzt selber denken wie ihr wollt^^ Oh je... Warum krieg ich jetzt so kopfweh? ;) Dein Versuch ist ja recht nett, berührt aber nur einen Aspekt der Funktionalität einer differentiellen Leitung. Nämlich den der Laufzeitunterschiede an den beiden Leitungen. Klar, ab einer gewissen Unterschied kann der Empfänger das korrekte Signal nicht mehr detektieren und es kommt zu Verbindungsabbrüchen. Den anderen Aspekt ignorierst du aber leider total: Den der geringeren Störungsempfindlichkeit von differentiellen Leitungen gegenüber Single-ended Signalen. Vorschlag: Nimm 2 baugleiche Kabel (teilweise ohne Schirmung). An einem machst du dein Schleifchen rein. Ein originales Kabel. Dann führst du drei ordentlich dokumentierte Performance-Tests mit deinen 3 Kabel durch. Die folgende Aussage: > Ich habe das auf eine externe Festplatte geschrieben und die Transferraten waren durchgehen um die 100 MByte/s. > Das ist zwar nicht volles USB3, aber mir ist nicht bekannt, > dass USB3 mit der Taktfrequenz heruntergeht wenn die Signalqulaität schlechter wird. lässt mich a) daran zweifeln dass du das wirklich sauber gemacht hast und dass du b) nicht weißt wie USB wirklich funktioniert. (Nein USB geht mit der Taktfrequenz nicht runter, es gibt aber noch andere, dir nicht bekannte Seiteneffekte die sich negativ auf die Übertragungsgeschwindigkeit auswirken können) Ok, wie auch immer. Wenn du reproduzierbare Ergebnisse hast, gehst du mit deinem Versuchsaufbau in ein EMV-Test Labor und lässt deine 3 Tests unter Befeuerung externer Störquellen noch einmal durchlaufen. Berichte dann hier. Erst dann gestehe ich dir zu dass du all die Empfehlungen die in den vielen Applikation-Notes und spezifischen Fachbüchern stehen als homöopatisch aburteilen darfst...
Andi schrieb: > Ist streng nach dem Lehrbuch: Ja, so würde ichs auch machen! Danke! Andi schrieb: > Den anderen Aspekt ignorierst du aber leider total: > Den der geringeren Störungsempfindlichkeit von differentiellen Leitungen > gegenüber Single-ended Signalen. Stimmt. Andi schrieb: > Vorschlag: > Nimm 2 baugleiche Kabel (teilweise ohne Schirmung). > An einem machst du dein Schleifchen rein. > Ein originales Kabel. > Dann führst du drei ordentlich dokumentierte Performance-Tests mit > deinen 3 Kabel durch. Ne, ich mache das nicht, mir reicht das was ich gesehen habe. Aber du kannst das doch machen wenn dich das interessiert. Andi schrieb: > lässt mich a) daran zweifeln dass du das wirklich sauber gemacht hast Dann mach das doch selber, ein USB3 Kabel kostet nicht viel, das kann man schon mal zerschneiden. > und dass du b) nicht weißt wie USB wirklich funktioniert. Weiß ich tatsächlich nicht, aber ist das hier wichtig? > (Nein USB geht mit der Taktfrequenz nicht runter, es gibt aber noch > andere, dir nicht bekannte Seiteneffekte die sich negativ auf die > Übertragungsgeschwindigkeit auswirken können) Welche denn? Ich könnte mir mehr Fehlerkorrektur vorstellen. Leider habe ich hier ausser der Festplatte keine SSD oder so und die Festplatte schreibt/liest nur mit grob 100 MByte/s. Da kann man dann kaum sehen wenn die Fehlerkorrektur zuschlägt und die Datenrate etwas runter geht. Andi schrieb: > Ok, wie auch immer. Wenn du reproduzierbare Ergebnisse hast, gehst du > mit deinem Versuchsaufbau in ein EMV-Test Labor und lässt deine 3 Tests > unter Befeuerung externer Störquellen noch einmal durchlaufen. Ich habe nicht behauptet, dass das robust gegen externe Störungen ist. Aber du kannst das gerne ausprobieren und EMV-testen. Dafür ist so ein Forum da, dass Leute Dinge ausprobieren und rückmelden. Habe ich gemacht. Übrigens, warum Längenausgleich wichtiger ist als Impedanzanpassung hast du immer noch nicht beantwortet. Deine "Antwort" war nur, dass sich Längenausgleiche aufsummieren und dass dort wo ich Längenausgleich mache auch die Impedanzanpassung nicht gut ist. Aber auch Impedanzfehlanpassungen summieren sich wohl auf und es entstehen neue und zwar dort wo ich einen Längenausgleich mache.
Gustl B. schrieb: > Ne, ich mache das nicht, mir reicht das was ich gesehen habe. Aber du > kannst das doch machen wenn dich das interessiert. Haben wir, wenn auch nicht mit USB3. Und deswegen bin ich der Meinung: Kümmere dich um den Längenausgleich, er ist durchaus nicht homöopatisch in seiner Wirkungsweise... > Aber du kannst das gerne ausprobieren und EMV-testen. Dafür ist so ein > Forum da, dass Leute Dinge ausprobieren und rückmelden. Habe ich > gemacht. Nein, hast du zumindest nicht richtig gemacht. Den Aspekt der Störeinstreuungen hast du ja links liegen gelassen. Und deine Messmethoden sowie die daraus resultierenden Aussagen sind weit weg von seriösen Arbeitsweisen. Diese halbherzigen Pseudoanalysen sagen genau gar nichts über den tatsächlichen Sachverhalt aus - leider, sonst wärs ja einfach. Wozu sollte man sich sonst die Mühe machen mit sündhaft teuren Messgeräten in elendslangen Messreihen die Problematiken zu analysieren, wenns doch mit einem poppeligen Seitenschneider und einer Stoppuhr auch geht? Ich verstehe nicht warum immer versucht wird bestehende wissenschaftliche Arbeiten (und davon gibts zu dem Thema mehr als genug) einfach mal zu ignorieren und mit seinen eigenen 'Erfahrungen' vom Tisch zu wischen. Sorry, aber klingt irgendwie nach Klimawandel- oder Impf-Skeptiker? > Ich habe nicht behauptet, dass das robust gegen externe Störungen ist. Das ist aber ein nicht unwesentliches 'Feature' von differentiellen Leitungen das du durch einen fehlerhaften Längenausgleich einfach mal so über Board wirfst - warum? > Übrigens, warum Längenausgleich wichtiger ist als Impedanzanpassung hast > du immer noch nicht beantwortet. Deine "Antwort" war nur, dass sich > Längenausgleiche aufsummieren und dass dort wo ich Längenausgleich mache > auch die Impedanzanpassung nicht gut ist. So habe ich das nicht gesagt. Lass es mich anders formulieren: Mit den Mäandern in deinem Arbeitsbereich (1-2cm zwischen IC und Buchse) kannst du nicht mehr viel schlimmer machen als es aufgrund der nahen Störstellen sowieso schon ist. Wie schon gesagt: Die ganze Layouterei ist ein Arbeiten mit Kompromissen. Man darf sie nur nicht auf der falschen Stelle machen.
Andi schrieb: > Nein, hast du zumindest nicht richtig gemacht. Ich habe genau das mit meinen Versuchen bezweckt was ich vor hatte: Ein Gefühl dafür zu bekommen was geht und was nicht. Ich erlebe hier folgende Situation: Leute sagen mir dass Dinge wichtig sind. Aber sie sagen mir nicht wie wichtig was ist und sie sagen mir auch nicht wie ich dazu etwas berechnen kann oder wie ich die Wichtigkeit des Einen gegenüber der Wichtigkeit von etwas Anderem abwägen kann. Dann erlebe ich hier in dem Forum auch, dass sich vermeintliche Profis komplett widersprechen. Beispiele sind 90° Winkel in Leiterbahnen, ob man Lagen mit SIgnalen mit Masse flutet oder nicht oder der Lagenaufbau von mehrlagigen Platinen. Und dann sehe ich fertige Produkte, die in Serie verkauft werden, in denen Dinge gemacht wurden die nicht mit den Profiaussagen hier zusammenpassen. Was soll ich denn daraus lernen? Ja, ich könnte mich immer an das halten was empfohlen wird. Längenausgleich, Impedanz, dann noch EMV gerecht. Dann müssen da noch unbedingt Elkos hin weil das sonst schwingt, ... Ich will aber nicht Dinge machen nur weil sie empfohlen werden. Mir reicht das auch nicht, wenn mir Jemand sagt, welche Vor- und Nachteile etwas hat. Ich will schon auch wissen und einschätzen können wie stark diese Vor- und Nachteile sind und von was die abhängen. Mir hat vor vielen Jahren mal ein Autoschrauber gesagt, ich solle bei meinem Diesel keine Motorbremse machen weil das schlecht für den Motor ist. Ja, kann sein, hat der mir nicht begründet, konnte mir auch keine Zahlen/Statistiken zeigen, also habe ich Motorbremse gemacht und das Auto vor zwei Jahren mit 350 000 km auf dem Erstmotor verschrottet, und zwar nicht weil der Motor defekt gewesen wäre. Ja, es ist schon richtig, Längenausgleich und Impedanzanpassung haben einen Einfluss. Und zwar einen der über den Placeboeffekt hinausgeht im Gegensatz zum Homöopathie. Ich würde den aber trotzdem irgendwie einschätzen lernen können. So mit Zahlen oder einer Simulation.
Gustl B. schrieb: > Ich habe genau das mit meinen Versuchen bezweckt was ich vor hatte: Ein > Gefühl dafür zu bekommen was geht und was nicht. Was aber meiner Meinung nach leider schief gegangen ist. Dazu fällt mir nur ein: Wer misst misst Mist ;) > Ich erlebe hier folgende Situation: > > Leute sagen mir dass Dinge wichtig sind. Aber sie sagen mir nicht wie > wichtig was ist und sie sagen mir auch nicht wie ich dazu etwas > berechnen kann oder wie ich die Wichtigkeit des Einen gegenüber der > Wichtigkeit von etwas Anderem abwägen kann. Habe ich versucht. Aber tatsächlich ist es sehr schwierig weil passende Lösungen situationsbedingt unterschiedlich aussehen können. Um das selbst richtig einschätzen zu können musst du in den sauren Apfel beißen und: * Entsprechende Bücher kaufen lesen und auch verstehen. * Einschlägige Kurse besuchen * Selbst ordentliche Untersuchungen durchführen (Mit entsprechendem Equipment) * Funktional identische Designs mit verschiedenen Layouts entwickeln, bauen und testen. All das kannst du hier in diesem Forum nicht erwarten. Dafür ist es nicht da, das würde den Rahmen des hier möglichen deutlich sprengen. Mann muss aber auch lernen aus der Vielfalt der verfügbaren Informationen zu filtern. Beispiel: > Dann erlebe ich hier in dem Forum auch, dass sich vermeintliche Profis > komplett widersprechen. Beispiele sind 90° Winkel in Leiterbahnen, Faktisch alle Publikationen (Fachbücher, Applikation-notes, ...) empfehlen bei Leiterbahnwinkel 45° oder noch besser Rundungen (bei Highspeed jenseits der einzahligen Gbit). Eine oder 2 Pappnasen hier in diesem Forum behaupten hingegen dass das Mist sei und 90° würdens auch tun? Sorry, aber da denke ich keine Sekunde nach wie die bessere Lösung aussehen soll. > ob man Lagen mit SIgnalen mit Masse flutet oder nicht Das ist tatsächlich schwierig, weil eben wieder Situationsbedingt. Dazu gibt es schlicht und einfach kein generell gültiges Rezept. Wir fluten z.B. normalerweise nicht. Sehr spezielle Ausnahmen gibt es aber ;) > oder der Lagenaufbau von mehrlagigen Platinen. Und hier wird es noch komplexer. Zu dem Thema halte ich mich lieber raus, unsere Lösungen willst du nicht wirklich kennen ;) > Und dann sehe ich fertige Produkte, die in Serie verkauft werden, in > denen Dinge gemacht wurden die nicht mit den Profiaussagen hier > zusammenpassen. Ich hatte hier mal zwei sehr ähnliche USB-Hubs (jeweils mehrere Geräte). Eine Serie funktionierte mit der zu erwartenden Bandbreite, die andere nicht. Ich habe sie geöffnet und: Beide hatten den gleichen Chip. Beide hatten 2-lagige Prints und ein ähnlich mieses Layout. Grenzwertig eben, bei einem hats geklappt und beim anderen nicht. Woran es wirklich gelegen hat? Hätte mich zwar wirklich interessiert, aber als 'gutes' Beispiel hätte keines dienen können, der Wurf in die Elektronikmülltone war dann die tatsächliche Lösung ;) > Was soll ich denn daraus lernen? Ja, ich könnte mich immer an das halten > was empfohlen wird. Längenausgleich, Impedanz, dann noch EMV gerecht. > Dann müssen da noch unbedingt Elkos hin weil das sonst schwingt, ... > > Ich will aber nicht Dinge machen nur weil sie empfohlen werden. Mir > reicht das auch nicht, wenn mir Jemand sagt, welche Vor- und Nachteile > etwas hat. Ich will schon auch wissen und einschätzen können wie stark > diese Vor- und Nachteile sind und von was die abhängen. > > Ja, es ist schon richtig, Längenausgleich und Impedanzanpassung haben > einen Einfluss. Und zwar einen der über den Placeboeffekt hinausgeht im > Gegensatz zum Homöopathie. Ich würde den aber trotzdem irgendwie > einschätzen lernen können. So mit Zahlen oder einer Simulation. Wie oben geschrieben: Das wirst du in keinem Forum bekommen. Dazu musst du einfach selbst tiefer in die Materie eintauchen und Erfahrungen sammeln.
Andi schrieb: > * Entsprechende Bücher kaufen lesen und auch verstehen. > * Einschlägige Kurse besuchen > * Selbst ordentliche Untersuchungen durchführen (Mit entsprechendem > Equipment) > * Funktional identische Designs mit verschiedenen Layouts entwickeln, > bauen und testen. Vermutlich bleiben mir nur die letzten beiden Punkte wenn ich das auf eigener Hardware anwenden will. Das ist jetzt nur eine wilde Vorstellung, aber ich erkläre das mal was ich gerne hätte: Und zwar gibt es sowohl bei Impedanzanpassung und Längenausgleich den Punkt an dem das jeweils perfekt ist. Und den Punkt an dem das so schlecht ist, dass es nicht mehr funktioniert das USB oder HDMI oder was man eben will. Sagen wir also perfekt ist eine 100 und funktioniert nicht mehr ist die 0. Jetzt habe ich eine Platine, ist geroutet aber ohne Optimierung. Also keine Impedanzkontrolle und ohne Längenausgleich. Da werfe ich das Layout dann in einen magischen Rechner den ich gerne hätte, sage dem Rechner was ich über die Adern sprechen möchte und bekomme dann zwei Werte. Z. B. 20 für die Impedanzanpassung und 60 für den Längenausgleich. Dann weiß ich, dass ich bei der Impedanzanpassung näher am funktioniert nicht dran bin, also die Impedanzanpassung bevorzugen sollte. Derzeit real ist es eben so, dass ich da ein Layout habe und eben nicht weiß wie knapp ich mit was an der Fehlfunktion bin. Ich will also ungerne einen Längenausgleich machen, wenn ich mir dadurch vielleicht die Impedanzanpassung ein wenig verschlechterte aber eben gerade so verschlechterte dass es dann nicht mehr funktioniert. Daher mein Kabeltest. Jetzt weiß ich nämlich, dass ich beim Längenausgleich Spielraum habe. Ohne Längenausgleich habe ich auf der Platine kleiner 2 mm Unterschied. Damit könnte ich also auch leben weil das ja im Test erst bei deutlich größeren Unterschieden Probleme macht. Ich würde auch gerne das mit der Impedanzanpassung testen wie weit ich da gehen kann, aber für mich als Hobbybastler ist das nicht so einfach. 90° Winkel sind laut Altium völlig OK. https://resources.altium.com/pcb-design-blog/pcb-routing-angle-myths-45-degree-angle-versus-90-degree-angle
Gustl B. schrieb: > Ich erlebe hier folgende Situation: > > Leute sagen mir dass Dinge wichtig sind. Aber sie sagen mir nicht wie > wichtig was ist und sie sagen mir auch nicht wie ich dazu etwas > berechnen kann oder wie ich die Wichtigkeit des Einen gegenüber der > Wichtigkeit von etwas Anderem abwägen kann. Nachdem Du ja engagiert an den Themen arbeitest, wirst Du irgendwann genug wissen um nachzuvollziehen warum das so ist: weil es nicht einfach ist. Oft "kommt es darauf an" und am Ende ist jeder reale Aufbau ein Kompromiss.
Andi schrieb: > Faktisch alle Publikationen (Fachbücher, Applikation-notes, ...) > empfehlen bei Leiterbahnwinkel 45° oder noch besser Rundungen (bei > Highspeed jenseits der einzahligen Gbit). Stimmt. ;) http://www.thehighspeeddesignbook.com/ Siehe Kapitel 25. Hinweis: Nicht nur daß das Ergebnis der Zusammenfassung aus Versuchsaufbauten und Messungen stammt, der Autor ist auch dem Ursprung dieses Streits nachgegangen.
-gb- schrieb: > Daher mein Kabeltest. Jetzt weiß ich nämlich, dass ich beim > Längenausgleich Spielraum habe. Ich wiederhole mich ungern, aber du weißt auf Grund deines Tests nur das offensichtliche, leicht errechenbare. Nämlich dass auf Grund unterschiedlicher Laufzeiten irgendwann die Empfänger das differentielle Signal nicht mehr auswerten können. Das kann ein Erstsemestriger mit den 10 Fingern an einer Hand ausrechnen. Darüber hinaus hat dein 'Test' Null Aussagekraft. > Ich würde auch gerne das mit der Impedanzanpassung testen wie weit ich > da gehen kann, aber für mich als Hobbybastler ist das nicht so einfach. Nicht nur nicht einfach, sondern leider gänzlich unmöglich. > 90° Winkel sind laut Altium völlig OK. > https://resources.altium.com/pcb-design-blog/pcb-routing-angle-myths-45-degree-angle-versus-90-degree-angle Ja, ich kenne diverse Aussagen zu diesem Thema. Die meisten betrachten aber meist nur einzelne Leitungen. An einer einzelnen Leitung wirst du in den Bereichen der angeführten Flankensteilheiten auch tatsächlich nur geringste Unterschiede messen können (wenn überhaupt, abhängig von der Genauigkeit der vorhandenen Messgeräten). Weiters wird auf Grund der Angaben (17ps bei Johnson) impliziert dass der Übergang von 'gut zu böse' ein schleichender ist. Nun habe ich aber auf einer Leiterplatte nicht einen einzelnen Knick auf einer einzelnen Leitung, sondern hunderte bis zig tausende. Die, ja mikrigen, Störungen können und werden sich aufsummieren und irgendwann ist der Kipppunkt erreicht an dem sie dann doch Auswirkungen zeigen. Als Layouter kann ich diesen Punkt schlicht und ergreifend weder erahnen, noch bestimmen und geschweige denn messen. Die einzige Möglichkeit dem entgegen zu wirken, ist die Anzahl und Größe der Störungen zu minimieren. Also werde ich danach trachten die Regeln schlicht und einfach generell einzuhalten. Dort wo ich es nicht kann, aus welchem Grund auch immer, muss ich die Auswirkungen meiner Verletzungen abschätzen lernen, Kompromisse erarbeiten und hoffen dass ich richtig liege. Die Ergebnisse erhalte ich leider erst bei den Funktionstest oder im EMV-Labor.
Andi schrieb: > Darüber hinaus hat dein 'Test' Null Aussagekraft. Das ist mir bewusst. Andi schrieb: > Als Layouter kann ich diesen Punkt schlicht und ergreifend weder > erahnen, noch bestimmen und geschweige denn messen. Ah schade, ich hatte gehofft, dass man das simuliert und dann eben entscheidet was wie wichtig ist und was man macht. Aber gut, wenn man das nicht kann, dass ist es natürlich naheliegend dass man versucht an allen Stellen das Optimum zu erreichen.
> Andi schrieb: >> Als Layouter kann ich diesen Punkt schlicht und ergreifend weder >> erahnen, noch bestimmen und geschweige denn messen. > > Ah schade, ich hatte gehofft, dass man das simuliert und dann eben > entscheidet was wie wichtig ist und was man macht. Aber gut, wenn man > das nicht kann, dass ist es natürlich naheliegend dass man versucht an > allen Stellen das Optimum zu erreichen. Das sehe ich etwas anders. Man kann diesen Punkt sogar sehr gut abschätzen. Neben der Anzahl der Knicke kommt nämlich noch deren räumliche Verteilung hinzu (und der Zusammenhang von Zeit und Raum wird m.M.n. nur allzu oft vergessen). Nimm z.B. mal Vias als Störstelle (die machen sich stärker bemerkbar als 90°-Knicke, wenn auch längst nicht so schlimm daß man völlig auf sie verzichten sollte): Wenn die Vias bei einem 170ps-Puls (entspricht etwa 2,5cm) vielleicht 80ps auseinanderliegen (ca. 1,2cm), dann summieren sich beide Störungen in der Tat auf. Wenn beide Vias jedoch z.B. 500ps (ca. 7,5cm) auseinanderliegen, dann passiert die Welle beide Störstellen nicht mehr gleichzeitig, sondern nacheinander, und damit addieren sie sich auch nicht mehr. Bei der Messung der Abstrahlung hilft das natürlich nicht, da diese Messung über relativ große Zeiträume stattfinden (und die ist Gustl ja auch egal), aber für die Signalintegrität ist das durchaus von Bedeutung.
OK, danke! Ja Vias, also Lagenwechsel habe ich versucht zu vermeiden. Geht auch, aber dadurch werden die Leitungen jetzt eben etwas länger und ich kann die Impedanz nicht so super einhalten. Eben ein Kompromiss. Und jetzt wollte ich eben im nächsten Kompromiss abschätzen ob ich da den Längenausgleich oder die Impedanzeinhaltung bevorzugen soll. Aber gut, ich werde wohl ein Zwischendingens basteln und dann gucken. Leider habe ich nicht die Messtechnik um mir dann bei der fertigen Platine die Signale angucken zu können. Das wird dann also binär entweder funktionieren oder eben nicht. Vermutlich funktioniert es und ich weiß dann leider nicht wie knapp es denn funktioniert und welcher dieser vielen Einflüsse am knappsten ist.
Hast du Zugang zu einem besseren Oszilloskop? 200MHz-300MHz vielleicht? Dann kannst du es dir angucken.
Ja habe ich. Ah, du meinst ich soll da einen einzelnen Puls draufgeben oder eben eine sehr steile Flanke und gucken was am Ende noch ankommt? Dann sollte ich mir doch mal von Leo Bodnar so einen Pulsgenerator kaufen http://www.leobodnar.com/shop/index.php?main_page=index&cPath=124 .
Andi schrieb: >> Ich würde auch gerne das mit der Impedanzanpassung testen wie weit ich >> da gehen kann, aber für mich als Hobbybastler ist das nicht so einfach. > > Nicht nur nicht einfach, sondern leider gänzlich unmöglich. Man muß eigentlich nur jemanden kennen, der einen passenden Netzwerkanalysator oder TDR-Equipment hat (Hochschule mit HF-Lehrstuhl?). https://incompliancemag.com/article/time-domain-measurement-tdr-or-vna/
Gustl B. schrieb: > Ja habe ich. Ah, du meinst ich soll da einen einzelnen Puls draufgeben > oder eben eine sehr steile Flanke und gucken was am Ende noch ankommt? Wozu einen Pulsgenerator, du hast doch schon einen FPGA da drauf. Nimm einen schnell schaltenden Ausgang, gebe da ein schön steiles Rechteck rein (25MHz reichen, steil muß es bloß sein, die Wiederholungen sind eh annähernd gleich genug), und schau dir an was zurück kommt. Berechne vorher ungefähr die Position, wo du im Oszillogramm eine Reflexion erwarten würdest. Wenn du auf deiner Platine noch Platz für solche Experimente hast: Leg ein paar Leiterbahnen, terminiere sie ordentlich am Ende (Widerstand gleicher Größe wie der Betrag des Wellenwiderstands), und dann tob dich aus: Ohne Via, mit Via, mit vielen Vias, mit vielen Vias dicht beieinander, usw. Am Besten ist, du siehst gleich eine SMA-Buchse zum Messen vor. Reflexionen mußt du aber an der Quelle, also am FPGA, messen. Du willst ja wissen, ob etwas zurückkommt. Und vergiss nicht, die Leiterbahn lang genug zu machen. Wenn du einen 5cm lange Anstiegszeit hast (komischer Ausdruck, ich weiß) und die Leiterbahn ist nur 2cm lang, dann ist das witzlos. Als Faustformel kannst du eine Ausbreitungsgeschwindigkeit von 15cm/ns annehmen (jedenfalls empfiehlt Lee Ritchey diesen Wert), die Flankenanstiegszeit steht im Datenblatt deines FPGAs. Mit der fünffachen Leiterbahnlänge kannst du dann experimentieren.
Alternativ kannst du dann den Terminierungswiderstand gegen einen 10pF-Kondensator tauschen. Oder einfach nicht bestücken.
Ah, sehr gut. Ja, diese USB-C Buchse dient ja für HDMI und andere schnelle Dinge. Da wollte ich mir sowieso Zusatzplatinen bauen. Die werden dann angesteckt und ich kann die vom FGA aus bespaßen. USB-C nach HDMI werde ich machen und dann eben vielleicht noch mehr zum Testen.
Gustl B. schrieb: > Da wollte ich mir sowieso Zusatzplatinen bauen. Dann verschandel dein Projekt nicht mit schnöden Experimenten, sondern baue dir eine Zusatzplatine zum Experimentieren. Wäre jedenfalls mein Vorschlag. Sehr empfehlenswert sind dafür übrigens die LSHM Razor Beam-Stecker von Samtec. https://de.farnell.com/samtec/lshm-150-04-0-l-dv-a-n-k-tr/0-5mm-high-speed-anschluss-razor/dp/2433846?st=LSHM-150-04.0-L-DV-A-S-K-TR Die sind eigens für solche Highspeedgeschichten entwickelt worden. Was mir übrigens noch einfällt: Du kannst dir ja auch mal anschauen wie andere das machen. Die Jungs bei Trenz z.B. liefern recht viel Doku über ihre Boards, u.a. auch Layoutdaten. https://shop.trenz-electronic.de/de/Produkte/Trenz-Electronic/TE07XX-Artix-7/
Genau, ich verwende eben USB-C, der kann ja auch hohe Frequenzen. USB-C habe ich gewählt weil der klein ist, viele IOs hat und die Kabel billig sind.
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So, Längenausgleich ist hiermit erledigt für alle USB3 oder Superspeed Leitungen. Bei den USB2 Leitungen mache ich das nicht, da ist der Längenunterschied überall kleiner 3 mm. Im Bildchen die Zahlen in der rechten Spalte sind die Längen in mm.
Ich will dich keineswegs demotivieren, aber da du es ja genau zu nehmen versuchst, noch ein paar Anregungen ;) Erhöhe die Abstände zwischen den Leitungen: 2-3W (2-3 fache Leiterbahnbreite) bei unkritschen Signalen. 5W bei kritischen Signalen (Clocks, Highspeed, ...) Ich kriege immer eine Krise wenn ich bündelweise Leitungen sehe die sich so eng aneinanderschmiegen. Gustl B. schrieb: > Im Bildchen die Zahlen in der rechten Spalte sind die Längen in mm. Hast du auch die flight-time (aka package delay) der Highspeed Signale mit berücksichtigt? Die können bei FPGAs durchaus im mehreren mm-Bereich liegen. lg, Andi
Andi schrieb: > Ich kriege immer eine Krise wenn ich bündelweise Leitungen sehe die sich > so eng aneinanderschmiegen. Und wieso? Das ist ein Bus, die Signale ändern sich also zeitgleich. Wenn die übersprechen sollte das völlig egal sein solange sie zur Taktflanke stabil anliegen. Andi schrieb: > Hast du auch die flight-time (aka package delay) der Highspeed Signale > mit berücksichtigt? Nein, das habe ich nicht. Aber so genau will ich das jetzt auch nicht nehmen.
Gustl B. schrieb: > Und wieso? Das ist ein Bus, die Signale ändern sich also zeitgleich. > Wenn die übersprechen sollte das völlig egal sein solange sie zur > Taktflanke stabil anliegen. Nö, nicht unbedingt. Es ist, bei jeddm Bus, durchaus möglich daß eine Leitung ihren Zustand beibehalten soll während die benachbarte Leitung ihren Zustand ändert. Das Übersprechen sollte man schon im Auge behalten aber wie bereits gesagt, wieviel Abstand zwischen den Signalen notwendig ist kommt auch auf den Abstand zur gemeinsamen Referenzlage an.
Wühlhase schrieb: > Nö, nicht unbedingt. Es ist, bei jeddm Bus, durchaus möglich daß eine > Leitung ihren Zustand beibehalten soll während die benachbarte Leitung > ihren Zustand ändert. Ja und? Das ist völlig egal solange zur nächsten Taktflanke die Pegel stabil anliegen. Das ist ein getakteter Bus mit Clock. Alle Signale werden nur zur Taktflanke übernommen. Was dazwischen passiert ist völlig egal (also Setup und Hold müssen eben eingehalten werden, mehr aber auch nicht).
Gustl B. schrieb: > Und wieso? Das ist ein Bus, die Signale ändern sich also zeitgleich. > Wenn die übersprechen sollte das völlig egal sein solange sie zur > Taktflanke stabil anliegen. Sagt die Theorie unter Gleichstrombedingungen betrachtet. Gilt aber leider nicht für Hochdynamische System im Highspeed Segment ;) Wenn in deinem Bündel CS oder Strobeleiteitungen liegen kann das durch Übersprechen durchaus Auswirkungen haben. Aber es geht nicht nur um die Signalintegrität. Wie schon weiter oben geschrieben, gilt es schlicht und einfach die Summe der Störungen zu reduzieren. Jede Störung verursacht Reflexionen und Stromspitzen (Weil Reflexionen u.U. gegen aktive Treiber arbeiten), ja ganz kleine. Aber irgendwann schlagen sie gebündelt zurück auf die Stromversorgung und dann ist die Sch... am Dampfen. Aber wie auch immer, war nur ein Ratschlag. Vorgangsweise bei uns: Darüber wird nicht nachgedacht oder diskutiert, sondern einfach gemacht. Geht es aus Platzgründen einmal nicht, gilt wie schon weiter oben geschrieben: Kompromiss erarbeiten, Auswirkungen beurteilen und durchführen. > Nein, das habe ich nicht. Aber so genau will ich das jetzt auch nicht > nehmen. Überprüfe sie zumindest. Ich hatte einmal bei einem HS-parallel-bus bei einer Leitung einen Ausreisser von +5mm Länge. Durch Pinswapping war das einfach zu beheben.
Gustl B. schrieb: > Ja und? Das ist völlig egal solange zur nächsten Taktflanke die Pegel > stabil anliegen. Das ist ein getakteter Bus mit Clock. Alle Signale > werden nur zur Taktflanke übernommen. Was dazwischen passiert ist völlig > egal (also Setup und Hold müssen eben eingehalten werden, mehr aber auch > nicht). Und was wenn just zur Taktflanke der Clock eine Störung auf einer der Datenleitungen auftaucht?
Andi schrieb: > Wenn in deinem Bündel CS oder Strobeleiteitungen liegen kann das durch > Übersprechen durchaus Auswirkungen haben. Das sind die Leitungen vom FT600. Die verwende ich nur getaktet. Hier ein paar Bildchen anderer Layouts: https://www.hdl.co.jp/press/2016/16E0166/16E0166.jpg https://www.hdl.co.jp/press/2016/16J0174/16J0174.jpg https://lambdaconcept.com/wp-content/uploads/2019/02/R02_01_cut_alpha.png https://pbs.twimg.com/media/DuPibT4WsAEq9eI.jpg Andi schrieb: > Darüber wird nicht nachgedacht oder diskutiert, > sondern einfach gemacht. Jo, aber wenn man so vorgeht, dann ist man in einem ausgetretenen Pfad den man niemals verlassen wird. Das nenne ich Starrsinn. Andi schrieb: > Und was wenn just zur Taktflanke der Clock eine Störung auf einer der > Datenleitungen auftaucht? Wo soll die herkommen? Im Störungen zu minimieren habe ich schon Serienterminierungen drinnen. Das sind nur 100 MHz, ich habe sowas hier schon mit 250 MHz gemacht, auch dicht nebeneinander und ohne Widerstand in den Leitungen. Funktioniert wunderbar. Ja aber der EMV Test, den wirst du nie bestehen!!!111elf. Ja, mag sein, den brauche ich nicht. Aber nach dem was ich in komerziellen Produkten sehe glaube ich nicht, dass meine Hardware da schlechter ist als der Durchschnitt.
Gustl B. schrieb: > Hier ein paar Bildchen anderer Layouts: Nur weils alle scheisse machen muss man dem, nachlaufen? Nach dem Motto "Tausend Fliegen können nicht irren" > Jo, aber wenn man so vorgeht, dann ist man in einem ausgetretenen Pfad > den man niemals verlassen wird. Das nenne ich Starrsinn. Liest du eigentlich was ich schreibe? Den Abschnitt mit den Kompromissen hast du wohl übersehen? Weil ich sinnvolle Regeln befolge solange es geht, gelte ich als starrsinnig? Wow, sorry aber deine Einstellung ist sowas von daneben... > Ja aber der EMV Test, den wirst du nie bestehen!!!111elf. Ja, mag sein, > den brauche ich nicht. Aber nach dem was ich in komerziellen Produkten > sehe glaube ich nicht, dass meine Hardware da schlechter ist als der > Durchschnitt. Du wolltest es ja genau wissen, oder? Scheinbar doch nicht. Egal: Ich bin hier draussen...
Andi schrieb: > Nur weils alle scheisse machen muss man dem, nachlaufen? > Nach dem Motto "Tausend Fliegen können nicht irren" Was ist denn daran Scheiße wenn es wie verlangt funktioniert? Andi schrieb: > Liest du eigentlich was ich schreibe? > Den Abschnitt mit den Kompromissen hast du wohl übersehen? > > Weil ich sinnvolle Regeln befolge solange es geht, gelte ich als > starrsinnig? Habe ich gelesen. Ob diese Regeln sinnvoll sind ist eben die Frage. Stell dir vor Jemand sagt dir, dass man einen Helm tragen sollte wenn man durch den Wald geht. Da kannst du auch sagen, das ist eine unsinnige Regel, was soll das bringen? Der Andere sagt dann, dass da aber Zeug von Bäumen fallen kann. Er trägt seit Jahren immer seinen Helm und es ist nichts passiert. Weil er diesen Helm trägt. Tja, vielleicht sollte man mal von Regeln abweichen und Dinge ausprobieren. Wenn man das nicht macht glaubt man sein Leben lang solche Märchen wie das mit den bösen 90° Winkeln. Andi schrieb: > Du wolltest es ja genau wissen, oder? > Scheinbar doch nicht. Mir ging es eigentlich primär um die Lagen der Platine. Mit Längenausgleich habe ich schon genug Erfahrungen um etwas zu bauen was auch funktioniert.
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Gustl B. schrieb: > Ja und? Das ist völlig egal solange zur nächsten Taktflanke die Pegel > stabil anliegen. Das ist ein getakteter Bus mit Clock. Alle Signale > werden nur zur Taktflanke übernommen. Nö, so egal ist das eben nicht. Letztlich ist man ja bestrebt (sollte man ja bestrebt sein), seine Signale möglichst originalgetreu zwischen Quelle und Senke durchzuleiten. Wenn du auf einer Leitung die Signale der benachbarten Leitung aboszillographieren kannst kann deine Schaltung schon noch funktionieren, aber Murks ist es trotzdem. Gustl B. schrieb: > Wo soll die herkommen? Diese Frage stellt sich eigentlich nie. Wenn eine Störung zum Zeitpunkt x kommen kann, dann kommt sie auch. Früher oder später. In Serienprodukten meistens ein paar Wochen, nachdem die Großserie angelaufen ist. In deinem Fall dann wahrscheinlich beim Debuggen deiner Software. Gustl B. schrieb: > Im Störungen zu minimieren habe ich schon Serienterminierungen drinnen. Ich weiß nicht ob das mangelnde Erfahrung oder mangelndes Wissen ist, aber Terminierung hat mit Störungen wenig zu tun. Du solltest dir wirklich mal die Hintergründe dazu anlesen. Und Andi meinte hier sicher auch Störungen von außen. China-Schaltnetzteile und ähnliches Zeug. Gustl B. schrieb: > Das sind nur 100 MHz, ich habe sowas hier schon mit 250 MHz gemacht Du hast nie im Leben nur 100MHz auf deinen Leitungen. Wer mit Highspeeddesign rumacht, interessiert sich für gewöhnlich nicht für die Schaltfrequenz, die ist völlig nebensächlich. Ich hab auch schon Highspeeddesigns machen müssen (ja, müssen, nicht wollen), wo die Taktrate lediglich bei mageren 25MHz lag. Und es ist durchaus möglich, daß das mit 100MHz eben noch nicht notwendig ist. Wie gesagt: Lies dir die theoretischen Hintergründe dazu an. Quellen wurden hier ja schon genug genannt. Helmut K. schrieb im Beitrag #6180783: > Wühlhase schrieb: >> Gustl B. schrieb: >> Wenn du ganze Versorgungslagen benutzt, dann kannst du die Kondensatoren >> auch woanders hinsetzen. Die müssen dann nicht mehr unbedingt dicht an >> den ICs sein. (Das wird allgemein sowieso sehr übertrieben.) > > Wer hat dir denn diesen Schwachsinn eingetrichtert? FALSCH. Und noch jemand, der vor 40 Jahren gelernt hat ein Layout zu machen und seitdem nichts dazugelernt hat. Geschweige denn jemals darüber nachgedacht hat, warum er was wie macht. Auch an dich: Warum falsch? Was ist der Hintergrund deines Geschreis?
Wühlhase schrieb: > Murks ist es trotzdem. Und wieso? Bei allen oder fast allen Dingen die man macht, optimiert man nicht so lange herum bis es perfekt ist. Man baut es so, dass es sicher funktioniert. Brücken werden nicht so gebaut, dass sie nicht einstürzen können, sondern nur so, dass sie bei typischer Belastung + Sicherheitszuschlag nicht einstürzen werden. Warum sollte man denn jetzt hier etwas das sehr zuverlässig funktioniert trotzdem weiteroptimieren dass es möglichst nah an ein Optimum herankommt? Es gibt Pegel für High und Low, wenn die Störungen so klein sind, dass keine Falschen Daten verursachen, ebenfalls mit Sicherheitszuschlag, dann sehe ich keinen Grund da noch weiter zu optimieren. Dieser Bus ist für 3.3V CMOS. Wenn da ein Übersprechen von 50 mV auftritt ist das schlicht egal. Wühlhase schrieb: > Diese Frage stellt sich eigentlich nie. Wenn eine Störung zum Zeitpunkt > x kommen kann, dann kommt sie auch. Früher oder später. Nach dieser Überlegung müsste man auch jede Brücke für ein Supererdbeben und einen Supersturm auslegen selbst wenn der Ort der Brücke weder Erdbeben- noch Sturmgefährdet ist. Wühlhase schrieb: > Ich weiß nicht ob das mangelnde Erfahrung oder mangelndes Wissen ist, > aber Terminierung hat mit Störungen wenig zu tun. Serienterminierung reduziert die Störungen die von dieser terminierten Leitung ausgehen. Man sieht sie sehr oft zwischen ICs und sie werden auch oft empfohlen. Kann sein, dass alle anderen die das empfehlen dumm sind, glaube ich aber nicht. Ja, die Widerstände gehören in die Nähe des Treibers, aber da mein Bus bidirektional und sehr kurz ist, habe ich sie eben dort platziert wo Platz ist. Wühlhase schrieb: > Du hast nie im Leben nur 100MHz auf deinen Leitungen. Mir ist auch klar, dass die Flanke interessiert. Wühlhase schrieb: > Und noch jemand, der vor 40 Jahren gelernt hat ein Layout zu machen und > seitdem nichts dazugelernt hat. Und das ist jetzt das Dilemma für den Laien. Experten, die sich widersprechen.
Wühlhase schrieb: > Helmut K. schrieb im Beitrag #6180783: >> Wühlhase schrieb: >>> Wenn du ganze Versorgungslagen benutzt, dann kannst du die Kondensatoren >>> auch woanders hinsetzen. Die müssen dann nicht mehr unbedingt dicht an >>> den ICs sein. (Das wird allgemein sowieso sehr übertrieben.) >> >> Wer hat dir denn diesen Schwachsinn eingetrichtert? FALSCH. > > Und noch jemand, der vor 40 Jahren gelernt hat ein Layout zu machen und > seitdem nichts dazugelernt hat. Geschweige denn jemals darüber > nachgedacht hat, warum er was wie macht. > Auch an dich: Warum falsch? Was ist der Hintergrund deines Geschreis? Uh, das ist mir in dem Thread komplett entgangen. Aber... wenn man es genau nimmt ist Helmuts Aussage zwar hart, aber im Grunde genommen hat er recht. Der Text auf den er sich bezieht ist tatsächlich grenzwertig, weil unvollständig und wirklich falsch. Wobei du das im nächsten Absatz (der ja scheinbar von Helmut sträflicher Weise nicht zitiert wurde) wieder teilweise richtig stellst: > Es gibt Konzepte, nach denen in solchen Fällen die Kondensatoren nach zu > dämpfenden Moden (Schwingungsmuster) verteilt werden. Da ist es völlig > egal was für ICs da liegen und wieviele Anschlüsse die haben. Insofern nur teilweise als die Kondensatoren nicht einfach nur 'wo anders hin gesetzt' oder 'verteilt' werden, nein sie werden komplett weggelassen. (Betrifft aber nicht die z.B. von Xilinx explizit geforderten zusätzlichen Kondensatoren) Das funktioniert aber nur wenn VCC und GND-Planes paarweise verbaut werden. Und auch nur dann wenn der Abstand zwischen diesen Paaren <100um ist. Diese VCC-GND-Flächenpaare erhalten zur Unterstützung berechnete Kondensatorgruppen (zwischen 1 und 4 Gruppen mit 1-4 Kondensatoren unterschiedlicher Werte) Diese Gruppen dürfen dann tatsächlich im gewissen Rahmen frei platziert werden. Noch einmal zu deiner Aussage dass die nahe Platzierung von Blockkondensatoren überbewertet werden. Man muss dabei alle Seiteneffekte beachten. Einerseits dienen diese Blockkondensatoren - na klar - dazu die Versorgung des ICs zu stabilisieren. Sie haben aber noch einen andere Aufgabe: Sie beruhigen damit auch das restliche Stromversorgungssystem. Und das können sie um so besser je näher sie am VCC-Pin platziert sind. Dummerweise ist das sogar noch wichtiger wenn VCC-Planes verwendet werden, weil sich diese (hach, wieder mal sehr kleinen) Störungen ansonsten in Form von Stoßwellen unmittelbar über die ganze Fläche verbreiten werden. Und ja, das kann man messen, und ja, wir haben das gemessen. Mitunter einer der Gründe warum diese entkoppelten Flächensysteme so gut funktionieren: Näher ran an den Versorgungspin als mit der Kapazität der Flächen kommt man einfach nicht... Deswegen wieder mal ein paar von meinen starrsinnigen Regeln: ;) Sind keine Flächensysteme vorhanden, gilt, auch wenn VCC- und GND-Planes verwendet werden: * Abblock-Kondensatoren sind notwendig. * Diese müssen auch tatsächlich so nah wie möglich an die Versorgungspins herangebracht werden. Wie immer gilt auch hier: Wenns mal nicht geht, dann darf/muss man auch hier Kompromisse schließen und weiter weg gehen... Die Physik ist halt in unserem Universum nun mal so 'blöd' gestrickt und ignoriert frecher Weise die einfach gestrickten Wunschvorstellung mancher ;) Ui, jetzt werde ich wahrscheinlich wieder mit Helmen beworfen...
Wühlhase schrieb: > Du hast nie im Leben nur 100MHz auf deinen Leitungen. Wer mit > Highspeeddesign rumacht, interessiert sich für gewöhnlich nicht für die > Schaltfrequenz, die ist völlig nebensächlich. ich vermute, hier hast du dich widersprüchlich ausgedrückt. Wenn du statt Schaltfrequenz Taktfrequenz meinst bin ich bei dir, wenn du damit allerdings die Schaltfrequenz aka Flankensteilheit meinst widerspreche ich dir. Gustl B. schrieb: > Serienterminierung reduziert die Störungen die von dieser terminierten > Leitung ausgehen. Man sieht sie sehr oft zwischen ICs und sie werden > auch oft empfohlen. Nein! Es gibt einfach unterschiedliche Terminierungsarten, Serienterminierung ist eine davon. Je nach verwendeter Bustopologie kann das die richtige oder die falsche sein. Gustl B. schrieb: > Und wieso? Bei allen oder fast allen Dingen die man macht, optimiert man > nicht so lange herum bis es perfekt ist. Man baut es so, dass es sicher > funktioniert. Brücken werden nicht so gebaut, dass sie nicht einstürzen > können, sondern nur so, dass sie bei typischer Belastung + > Sicherheitszuschlag nicht einstürzen werden. > > Warum sollte man denn jetzt hier etwas das sehr zuverlässig funktioniert > trotzdem weiteroptimieren dass es möglichst nah an ein Optimum > herankommt? Es gibt Pegel für High und Low, wenn die Störungen so klein > sind, dass keine Falschen Daten verursachen, ebenfalls mit > Sicherheitszuschlag, dann sehe ich keinen Grund da noch weiter zu > optimieren. Dieser Bus ist für 3.3V CMOS. Wenn da ein Übersprechen von > 50 mV auftritt ist das schlicht egal. Das stimmt erstmal soweit. Dennoch ist es sinnvoll, so viel Sicherheitsreserve zu haben wie möglich, vor allem wenn diese nahezu nichts kostet. Wenn ein Layouter 1h mehr fürs Layout braucht um die Leitungen möglichst Störungsarm zu verlegen dann ist das definitiv nahezu nichts. Wenn man das aber im Layout schon so auslegt, daß es gerade so geht, aka nicht einstürzt beim ersten Einschalten auf dem Schreibtisch, prophezeihe ich dir folgendes: Wühlhase schrieb: > früher oder später. In > Serienprodukten meistens ein paar Wochen, nachdem die Großserie > angelaufen ist. ...wird es zu einer gehäuften Meldung aus dem Feld kommen. Die dann in Bewegung gesetzte Flotte an Servicetechnikern, die irgendwelche Ferrite auf Leitungen im Gerät klipsen wird schnell die Kosten erreichen, die einen Layouter mehr als 1 Monat beschäftigen können.
Christian B. schrieb: > Je nach verwendeter Bustopologie kann > das die richtige oder die falsche sein. Christian B. schrieb: > prophezeihe ich dir folgendes: Jo. Und ja, stimmt, man sollte viel Sicherheitsreserven haben. Aber nicht so viele wie möglich. Das ist wie du ja auch schreibst eine Abwägung zwischen dem was geht, Zeit und Preis. Man kann auch eine Brücke mit sehr vielen Sicherheitsreserven bauen dass die nicht einstürzen kann. Das ist dann aber keine Brücke mehr, die über z. B. einen Fluss führt, sondern ein großer Erdwall mit Straße drauf und für den Fluss hat man einen Tunnel drunter gebaut. Aber das kostet irre viel und macht keinen Sinn. Ich mit meiner Platine habe da links von dem Bus das FPGA und rechts den PMOD Anschluss. Da habe ich schlicht nicht mehr Platz. Was ich machen könnte wären folgende Optionen: - Platine breiter machen. - PMOD Stecker weglassen - Mit manchen Leitungen aus dem Bus auf die Unterseite ausweichen. Alles Optionen die ich nicht machen möchte. Und ja, würde das ein Serienprodukt das ich verkaufe, dann würde ich da auch EMV messen lassen müssen, hier ist es eine Einzelhardware nur für mich, aus Spaß, weil ich USB3 und HDMI mal mit einem FPGA machen möchte. Ich will das so bauen, dass es sicher funktioniert, aber ich werde es auch nicht übertreiben.
Ohne jetzt hier alles gelesen zu haben. Hast du mal die Kapazität ausgerechnet, die deine Versorgungslagen bereits parasitär mitbringen? In sehr vielen Fällen bzw. bei geschickter Auslegung kann man Abblockkondensatoren dann weitgehend weg lassen. Die Versorgung selbst ist ein großer Blockkondensator. Das ist ja gerade der Vorteil al 4+ Lagen. So lassen sich auch unnötig viele Resonanzen vermeiden.
Wilfried W Wurstbrot schrieb: > Ohne jetzt hier alles gelesen zu haben. Hast du mal die Kapazität > ausgerechnet, die deine Versorgungslagen bereits parasitär mitbringen? Nein. Die Lagen sind so: Signale GND Versorgung1 Versorgung2 GND Signale sie Versorgungslagen sind aber in mehrere große Polygone unterteilt. Wenn es die kompletten Lagen wären, dann hätte ich: 0.04m * 0.08m * 4.3 * 8.8 * 10^-12/0.0014m = 8.65*10^-11 Farad. Das sind also 86.6 pF. Wilfried W Wurstbrot schrieb: > Die Versorgung selbst > ist ein großer Blockkondensator. Nein. Groß ist der nicht, aber er hat eine extrem niedrige ESR. Das ist hier der Vorteil. Große Kondensatoren brauch man trotzdem noch weil die Platine selber nur ein sehr kleiner Kondensator ist.
Wilfried W Wurstbrot schrieb: > Die Versorgung selbst > ist ein großer Blockkondensator. Die Versorgungslagen sind ein kleiner, was die Kapazität angeht, Kondensator. Der Vorteil von guten Versorgungslagen ist die niedrige Induktivität.
Andi schrieb: > Und ja, das kann man messen, und ja, wir haben das gemessen. Ah, an so etwas bin ich ja immer interessiert. Könntest du den Aufbau und die Meßergebnisse hier mal reinstellen? Die Aussage von Helmut K. ist zumindest von der Theorie her nicht falsch, das ist richtig. Allerdings bewegt sich die Optimierung da oft irgendwo im letzten tausendstel, wenn man mit halbwegs flächigen Versorgungen arbeiten kann. Dafür macht es das Routen weitaus einfacher, wenn man unter dem BGA ein Rechteck hat, das etwas 2-3cm längere Außenkanten hat und man die Kondensatoren an dessen Rand anschließen kann. Lieber so ein paar 0603 als auf der Rückseite irgendwo im Viawald ein paar 0402 oder 0201 mühselig unterbringen. Es ist allerdings auch sicherlich etwas anderes wenn man früher sehr viele Layouts nur zweilagig machen und sich z.B. eine durchgängige Masselage oft nicht leisten konnte. Ich Jungspund habe diese Beschränkungen so nie umgehen müssen und konnte die Leiterplatte bisher immer als Bauteil ansehen. Aber wie gesagt: Messungen würden mich da sehr interessieren, es wäre prima wenn du da etwas dazu reinstellen könntest. Christian B. schrieb: > ich vermute, hier hast du dich widersprüchlich ausgedrückt. Wenn du > statt Schaltfrequenz Taktfrequenz meinst bin ich bei dir Hm...Schaltfrequenz -> Frequenz, mit der geschaltet wird. Ich habe bisher nie eine scharfe Trennung zwischen den Begriffen Schalt- und Taktfrequenz vernommen. Im Englischen ist z.B. eigentlich immer von der switching frequency die Rede, aber mit der Flankensteilheit hat das eigentlich nie zu tun. Ich hab mir daher angewöhnt, explizit von der Flankensteilheit oder der Anstiegszeit zu reden, wenn ich diese meine. Aber ich sehe, du hast schon verstanden was ich meinte (siehe meine Ausführungen danach). Gustl B. schrieb: > Man kann auch eine > Brücke mit sehr vielen Sicherheitsreserven bauen dass die nicht > einstürzen kann. Das ist dann aber keine Brücke mehr, die über z. B. > einen Fluss führt, sondern ein großer Erdwall mit Straße drauf und für > den Fluss hat man einen Tunnel drunter gebaut. Der Vergleich passt nicht so recht. Passender wäre der Maurer, der zu faul ist Wasserwaage und Lot zu benutzen oder der Schreiner, der freihand drauflossägt anstatt abzumessen und anzuzeichnen der Schnitt verlaufen soll. Das Ergebnis mag funktional in Ordnung sein, aber kaum wer würde so einen Handwerker weiterempfehlen. Gustl B. schrieb: > Wühlhase schrieb: >> Und noch jemand, der vor 40 Jahren gelernt hat ein Layout zu machen und >> seitdem nichts dazugelernt hat. > > Und das ist jetzt das Dilemma für den Laien. Experten, die sich > widersprechen. Deshalb schreibe ich ja in gefühlt jedem zweiten Post: Lies was die weisen Alten dazu zu sagen haben. Der Streit über viele Details vergeht damit sicher nicht, aber du selber weißt hinterher wenigstens was du tust. Vielleicht beteiligst du dich ja danach auch an den Streitereien... ;)
Wühlhase schrieb: > Passender wäre der Maurer, der zu > faul ist Wasserwaage und Lot zu benutzen oder der Schreiner, der > freihand drauflossägt anstatt abzumessen und anzuzeichnen der Schnitt > verlaufen soll. > Das Ergebnis mag funktional in Ordnung sein, aber kaum wer würde so > einen Handwerker weiterempfehlen. Nö, das passt nicht. Denn das sind dann optische Gründe wieso man den Schrank nicht kaufen mag oder eine leicht schiefe Mauer nicht mag. Wenn man eine Mauer im Haus hernehmen möchte als Beispiel, dann anders. Das Optimum an Stabilität ist eine dicke Mauer. Das ist aber völlig unsinnig eine irre dicke Mauer ins Haus zu bauen. Die muss nur das Haus halten. Mit Menschen und Möbeln drinnen und bei Sturm und Schnee. Das muss keine Festung mit meterdicken Mauern werden, also baut man die Mauern so dick, dass die ihren Zweck erfüllen samt Sicherheitszuschlag und dann passt das. Wenn der Schreiner einen Tisch baut, dann soll der stehen ohne zu wackeln und die Platte oben soll gerade seiten und oben eine plane Fläche haben. Aber ich brauche da keine 5cm dicke Tischplatte aus Nussholz oder irre dicke Tischbeine mit denen man ein Bergwerk absichern könnte. Der Tisch muss als Tisch gut funktionieren und er sollte nicht zusammenfallen. Wühlhase schrieb: > Lies was die > weisen Alten dazu zu sagen haben. Die Alten haben üblicherweise viel Erfahrung. Das gilt aber nur dann, wenn sich das Tätigkeitsfeld nicht allzusehr ändert. Ausserdem bedeutet viel Erfahrung noch nicht, dass man über den Tellerrand hinausgeguckt hat. Vielleicht hat mal also eine funktionierende Lösung, aber es gäbe noch andere einfachere Lösungen die ebenfalls das erfüllen was gefordert ist. Wenn du als Maurer immer irre dicke Mauern gebaut hast, dann hast du eine Lösung und viel Erfahrung. Und du kannst behaupten, dass noch nie eines deiner Häuser eingestürzt ist und dass das nur ganz wenig wackelt. Viel weniger wie Häuser mit dünnen Mauern. Aber trotzdem genügen eben auch dünnere Mauern, auch wenn es vielleicht nicht ganz so schallisoliert ist und manchmal mehr wackelt. Wühlhase schrieb: > Vielleicht beteiligst du dich ja danach auch an den > Streitereien... ;) Immer sehr gerne.
Wühlhase schrieb: > Ah, an so etwas bin ich ja immer interessiert. Könntest du den Aufbau > und die Meßergebnisse hier mal reinstellen? Werde schauen ob ich passendes ausgraben kann. (Ist ja doch schon einige sehr viele Jährchen her...) > Dafür macht es das Routen weitaus einfacher, wenn man unter dem BGA ein > Rechteck hat, das etwas 2-3cm längere Außenkanten hat und man die > Kondensatoren an dessen Rand anschließen kann. Lieber so ein paar 0603 > als auf der Rückseite irgendwo im Viawald ein paar 0402 oder 0201 > mühselig unterbringen. Ja klar, ist schwierig. 0603 geht gar nicht, 0402 schwierig, aber mit 0201 bekommt man einigermaßen saubere Lösungen hin. Aber das ist leider eine Größe die problematisch ist, insbesonders im Hobbybereich. Weil ich immer wieder auf Kompromisse hinweise: die VCC Pins sind in der Regel nicht beliebig verteilt, sondern versorgen jeweils spezifisch örtlich nahe Funktionsgruppen. So könnte man z.B. VCC-Pins in der Nähe von Highspeed-Anschlüssen mehr Aufmerksamkeit schenken als anderen. > Es ist allerdings auch sicherlich etwas anderes wenn man früher sehr > viele Layouts nur zweilagig machen und sich z.B. eine durchgängige > Masselage oft nicht leisten konnte. Ich Jungspund habe diese > Beschränkungen so nie umgehen müssen und konnte die Leiterplatte bisher > immer als Bauteil ansehen. Was ich sehr oft beobachtet habe: Das Problem ist der schleichende Anstieg der internen Komplexität der heutigen Chips. Wenn jemand lange mit 8- und 16-bit MCs gearbeitet hat, ist ein Umstieg auf ARM oder generell auf Chips mit sehr viel kleineren Geometrien und sehr geringen Flankensteilheiten an den IOs irgendwann naheliegend. Sind die doch oft sogar billiger als die 'alten' Bauteile. Meist übersehen wird aber dass mit dem Wechsel ein Rudel an bisher unbekannten und auch unkritischen Seiteneffekten auftauchen die nun aber leider zwingend relevant werden. Oft hört man auch das Argument dass die kleinen Evalboards doch auch funktionieren. Tun sie, ja. Eben genau deswegen weil sie so klein sind. In der EMV-Prüfung gehen sie im einfachen Grundtest gerade mal so durch. Schließt man dann aber u.U. ein Kabel an (ups, wer macht sowas denn auch im EMV-Test mit einer fremden Baugruppe? ;) ) bricht im wahrsten Sinne des Wortes die Hölle aus. Nicht umsonst verbietet z.B. STM den Einsatz deren Eval-Boards in kommerziellen Applikationen.
Andi schrieb: > Ja klar, ist schwierig. > 0603 geht gar nicht, 0402 schwierig, aber mit 0201 bekommt man > einigermaßen saubere Lösungen hin. Genau deshalb verwende ich einen FPGA mit 1 mm Bällchenabstand. Da kann man recht bequem 0402 auf die Unterseite setzen. Andi schrieb: > Weil ich immer wieder auf Kompromisse hinweise: die VCC Pins sind in der > Regel nicht beliebig verteilt, sondern versorgen jeweils spezifisch > örtlich nahe Funktionsgruppen. Vor allem aber ist das fast meistens ein Paar aus GND und Versorgungsbällchen. Da setzt man zwei Vias und auf die Rückseite dazwischen den Kondensator. Aber ja, das ist auch gruppiert und in der Mitte kann man eine schöne "Insel" anlegen für die 1.0 V VCC_INT. Auch aussen herum reichen ein paar Polygone, das ist wirklich gut gemacht. Andi schrieb: > Nicht umsonst verbietet z.B. STM den Einsatz deren Eval-Boards in > kommerziellen Applikationen. Ich dachte das hätte Preispolitikgründe ...
Gustl B. schrieb: > Wühlhase schrieb: >> Passender wäre der Maurer, der zu >> faul ist Wasserwaage und Lot zu benutzen oder der Schreiner, der >> freihand drauflossägt anstatt abzumessen und anzuzeichnen der Schnitt >> verlaufen soll. >> Das Ergebnis mag funktional in Ordnung sein, aber kaum wer würde so >> einen Handwerker weiterempfehlen. > > Nö, das passt nicht. Denn das sind dann optische Gründe wieso man den > Schrank nicht kaufen mag oder eine leicht schiefe Mauer nicht mag. > > Wenn man eine Mauer im Haus hernehmen möchte als Beispiel, dann anders. > > (und noch viel anderes bla bla bla) Sorry, aber deine abstrusen Vergleiche sind sowas von daneben. Wühlhase hat doch vollkommen recht. Zwei Handwerker bauen ein Haus - mit den gleichen Werkzeugen und Materalien wohlgemerkt. 1) Der eine (ein gelernter Handwerker aka Meister) arbeitet sauber und hält sich an alle Regeln. 2) Der andere (ein möchtegern Handwerker) pfuscht vor sich hin, kennt vielleicht die Regeln, sie sind ihm aber egal, weil 'überbewertet' und vor allem nicht verstanden. Die Kosten sind in beiden Fällen die gleichen, nur dass zumindest ich lieber ins Haus des ersteren Meisters einziehen würde. Dich verorte ich eher in der Kategorie 2 der oben angeführten Handwerker. Gustl B. schrieb: > Wühlhase schrieb: >> Vielleicht beteiligst du dich ja danach auch an den >> Streitereien... ;) > > Immer sehr gerne. Ganz ehrlich: lass es lieber, das Netz leidet sowieso schon zuviel unter Leuten die ihr Halbwissen unter die Leute bringen wollen...
Andi schrieb: > pfuscht vor sich hin Dann definiere doch mal den Pfusch. Sind das rein äußerliche Dinge, die Wände sind nicht an allen Stellen exakt plan, oder sind das funktionale Dinge und die Mauern sind zu dünn, das Haus wird einstürzen. Mir sind Äußerlichkeiten echt egal bei Hardware und ich befolgen auch keine Regeln nur weil man das immer schon so gemacht hat. Ich möchte etwas bauen das funktioniert. Das muss nicht unter Wasser oder neben einer starken HF Quelle funktionieren. Aber eben auf meinem Schreibtisch und es sollte meine anderen Geräte nicht so sehr stören, dass diese dann nicht mehr funktionieren. Das ist das Ziel. Ich sehe keinen Sinn deutlich darüber hinaus zu optimieren. Wie es eben keinen Sinn für einen Hausbauer macht irre dicke Mauern zu planen oder die Dachbalken mit Sandpapier zu schmirgeln. Das ist schlicht egal. Kann man machen wenn man zu viel Zeit hat, aber muss man eben nicht. Man wird keine Nachteile erleben.
-gb- schrieb: > Andi schrieb: >> pfuscht vor sich hin > > Dann definiere doch mal den Pfusch. Habe ich hier gemacht. Mehrfach. Fällt aber für dich in die Kategorie 'Starrsinnig'. > Sind das rein äußerliche Dinge, die Wände sind nicht an allen Stellen > exakt plan, oder sind das funktionale Dinge und die Mauern sind zu dünn, > das Haus wird einstürzen. Funktional natürlich - über Optik dürfen sich Innenausstatter und Künstler unterhalten. > Mir sind Äußerlichkeiten echt egal bei Hardware und ich befolgen auch > keine Regeln nur weil man das immer schon so gemacht hat. Dummerweise sind eben diese 'starrsinnigen' Regeln nicht einfach nur so erfunden worden. Sie haben tatsächliche phsyikalische Hintergründe. Und beruhen auf viel (meist bösen) Erfahrungen sowie profunden Untersuchungen. Auch wenn du sie nicht verstehen willst/kannst ist das so. > Ich möchte > etwas bauen das funktioniert. Das muss nicht unter Wasser oder neben > einer starken HF Quelle funktionieren. Aber eben auf meinem Schreibtisch > und es sollte meine anderen Geräte nicht so sehr stören, dass diese dann > nicht mehr funktionieren. Das ist das Ziel. Ich sehe keinen Sinn > deutlich darüber hinaus zu optimieren. Dann solltest du deine Meinung für dich behalten und nicht hier als 'profundes Wissen' verbreiten. > Wie es eben keinen Sinn für einen Hausbauer macht irre dicke Mauern zu > planen oder die Dachbalken mit Sandpapier zu schmirgeln. Das ist > schlicht egal. Kann man machen wenn man zu viel Zeit hat, aber muss man > eben nicht. Man wird keine Nachteile erleben. Wie schon oben gesagt, deine Vergleiche sind einfach sowas von abstrus. Beispiel Leiterbahnabstände: Natürlich ist es optisch hübscher und entzückt so manches Auge wenn viele Leiterbahnen sich eng aneinander geschmiegt über die Leiterplatte schlängeln. Schaut toll aus, zeugt von hoher Kunst des Layouters (nein nicht!). Auch aus Sicht der Physik ist das hübsch, können Ströme und Störungen doch tolle Abkürzungen nehmen. Aus rein funktionalen Sicht ist das aber _nicht gewollt und daher auch nicht hübsch_.
Andi schrieb: > Beispiel Leiterbahnabstände: > Natürlich ist es optisch hübscher und entzückt so manches Auge wenn > viele Leiterbahnen sich eng aneinander geschmiegt über die Leiterplatte > schlängeln. Mir geht es nicht um Optik. Ich habe an der Stelle schlicht keinen Platz. Meine Möglichkeiten hatte ich schon geschrieben: Gustl B. schrieb: > - Platine breiter machen. > - PMOD Stecker weglassen > - Mit manchen Leitungen aus dem Bus auf die Unterseite ausweichen. Und die finde ich alle nicht toll. Ja, wäre das ein Produkt das verkauft werden soll, dann würde ich vermutlich die Platine breiter machen. Das kostet dann aber. Jetzt mache ich das nicht.
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