VHDL für PWM Modulator

[Ahmed A. (Firma: None) (ultimate_medo)]

Hallo Leute,
ich arbeite an meiner Abschlussarbeit und möchte ein Signal so 
modulieren, dass das Low Pegel von Signal mit einem 90:10 Duty Cycle und 
High Pegel 10:90 Duty Cycle moduliert wird, und die PWM signal 
wiederholt sich (wie der CLK/OSC. Frequenz) bis das Pegel endet (wie im 
Abbildung gezeigt).
Kann mir jemand helfen, oder vorschlagen wie das in VHDL realisiert 
wird?
Beste Grüße und danke,
Ahmed

[-gb- (Gast)]

Dazu brauchst du einen Zähler der automatisch überläuft. Und in 
Abhängigkeit von Zählerstand und deinem binären Eingang gibst du dann 
eine '1' oder '0' aus.

[-gb- (Gast)]

Und zusätzlich brauchst du entweder
a) eine PLL die dir den Takt multipliziert oder
b) einen deutlich schnelleren 2. Eingangstakt.

[-gb- (Gast)]

Mit PLL und Faktor 10 geht das.

[Ahmed A. (Firma: None) (ultimate_medo)]

-gb- schrieb:
> Mit PLL und Faktor 10 geht das.

Vielen Dank -gb- für die Ausführliche Erklärung. Falls man den Code zum 
Synthetischen Code umwandeln soll, den „wait until“ im ersten „process“ 
kann zum „if“ umgewandelt oder?

Beste Grüße,
Ahmed

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Ahmed A. schrieb:
> Falls man den Code zum Synthetischen Code umwandeln soll, den „wait until“
> im ersten „process“ kann zum „if“ umgewandelt oder?
Kann man, muss man aber nicht, das "wait until .. 'event" kann jeder 
Synthesizer seit mehr als 10 Jahren:
http://www.lothar-miller.de/s9y/archives/16-Takt-im-Prozess.html

Und da geht noch mehr:
http://www.lothar-miller.de/s9y/archives/47-wait-im-Prozess.html

Viel, viel spannender ist, woher der Takt mit welcher Frequenz kommt. 
Und ob und wie du den auf deiner Hardware verzehnfacht bekommst...