erste Platine, bitte um Hilfe/Kritik

[Thomas W. (thomas_w808)]

Hallo werte Gemeinschaft,

ich möchte gern eine Platine fertigen lassen. Dies ist aber mein erster 
Versuch, zuvor habe ich immer auf Lochraster aufgebaut.
Wenn sich jemand bitte die Zeit nehmen würde um sich meinen Entwurf 
anzusehen, wäre ich sehr Dankbar darüber.
Es soll eine Fernbedienung werden. Ein µC liest ein paar Tasten ein, 
diese auf separaten Platinen verbaut sind. Die verarbeiteten Daten 
werden per UART auf ein Display visualisiert. Es wird ein 
Bluetooth-Modul per SPI angesteuert.
Da ich keinerlei Erfahrung im Routen und Platzieren von Bauteilen habe, 
bin  ich mir sicher das ich so ziemlich alles falsch gemacht habe. Durch 
das mitlesen in diesem Forum weis ich aber um die geballte Fachkompetenz 
hier.

vielen Dank vorab

[Lothar (Firma: HZB) (analog_art)]

Hallo Thomas,

ein Schaltbild wäre auch hilfreich, aber ich versuche es trotzdem auf 
die Schnelle vorm Frühstück.
Sehr viele 90° Winkel, ich würde viele Leiterzüge auf 45° abschrägen und 
damit Abstrahlflächen minimieren - alles was (Digital) getaktet wird, 
sendet Störungen aus und die sollte man prinzipiell minimal halten. Und 
das errreicht man unter anderen durch kleine Schleifenflächen.

Dann ganz wichtig:
Masseflächen auf TOP und Bottom anlegen. Dient auch der Entstörung und 
sorgt auch für saubere Digitalpulse innerhalb der PCB.

Zum Silksreen (Bestückungsdruck):
Ich drehe die Schrift immer so, das alles aus einer Richtung lesbar ist.
Und bei fast allen Steckern fehlt eine Bezeichung. J3 ist zu weit weg.

Überhaupt nicht mit Beschriftung geizen, kostet ja nicht mehr, wenn man 
mehr rauf schreibt. Namen was das überhaupt für eine Platine ist, 
Spannungen, Schaltungsbereiche, Steckeraufgaben benennen, 
Herstellungsdatum. Alles was dir einfällt, was jemand der mal in fünf 
Jahren diese Platine defekt in die Hände bekommt, bei einer Reparatur 
helfen kann.

Falls das KICAD ist, kannst Du mit gleichzeitigen Drücken von ALT+3 eine 
3D Ansicht erzeugen (die auch mal hier reinstellen)  Da sieht man immer 
erstaunlich viel selber, was man besser machen kann. Enger rücken oder 
weiter auseinanderrücken wegen Lötbarkeit. Nutze diese Möglichkeit.


Und über was man überhaupt nachdenken könnte-allerdings weiß ich nicht, 
ob du die Tastaurplatine drunter hast und es nicht möglich ist- die 
Bauteile auch unten zu plazieren und damit wesentlich Fläche 
einzusparen.

[Nemopuk (nemopuk)]

Masseflächen fügst du noch hinzu, nehme ich an. Sie dienen auch der 
stabilen Befestigung, soweit das mit den gewählten Buchsen überhaupt 
geht (welche mit Lochbefestigung wären viel stabiler).

Die Leitungen der Versorgungsspannung sind arg dünn.

[Wastl (hartundweichware)]

Lothar schrieb:
> ein Schaltbild wäre auch hilfreich,

Hmmmm, was könnten denn die *.pdf Dateien im Anhang für eine
Bedeutung haben?

[Thomas W. (thomas_w808)]

vielen vielen Dank schonmal.

kurz zur Vervollständigung, es ist ein reines Hobby Projekt.
Als CAD wird Autodesk Fusion verwendet, weil es kostenlos ist und ich 
bereist Erfahrungen mit EAGLE gesammelt habe.

Alle Punkte werde ich nacheinander abarbeiten, den fehlenden 
Bestückungsdruck habe ich auch bemerkt und schon behoben. Die fehlenden 
Bezeichnungen steckten auf einen anderen Layer der nicht exportiert 
wird.
Den bereinigten Bestückungsdruck anbei, aber ich werde den nochmals 
überarbeiten.

Die 3D Ansicht im Autodesk Fusion finde ich nicht so Hilfreich, wenn es 
kein 3D-Model für die Bauteile gibt. Anbei die "Leiterplatzte_v1".

>Die Leitungen der Versorgungsspannung sind arg dünn.

Wo meinst du das diese zu dünn sind? Vom Stecker J2 über die Sicherung 
F1/F2 bis zum PMOS K1/K2 (da fehlt wieder der Siebdruck) sind die 
Leiterbahnen in 1,27mm ausgeführt, und danach in 0,3048mm. Ich hoffe das 
ich mich nicht verlesen habe, um die 1A vom TSR1-2433SM leiten zu 
können.

Die Themen Massefläche und abknickende Leiterbahnen (45° statt 90°) 
werde ich angehen, wenn ich eine weitere Frage klären konnte. Und zwar 
habe ich selbst bedenken bei den Abblockkondensatoren am µC. Den 
positiven Anschluss habe ich so kurz wie möglich von C zum µC geführt. 
Um mit weniger Vias auszukommen habe ich alle GND vom µC unter diesem in 
einer Massefläche zusammengefasst. Dies ist zentral an die GND-Leitung 
angebunden. Daher ergeben sich ziemlich lange Wege wischen µC-GND und 
Abblockkondensator.
Wie sollte die Anbindung eurer Meinung nach ausgeführt werden? Direkte 
Einzelleitung vom µC-Pin zum Abblockkondensor (V+ & GND), oder die 
"Massefläche" mit Einzelleitungen an die verschiedenen 
Abblockkondensatoren anbinden.

[Peter G. (metalfranke)]

Thomas W. schrieb:
> Und zwar habe ich selbst bedenken bei den Abblockkondensatoren am µC

Du hast Glück, dein Mikrocontroller hat klar zuordenbare Vcc/Gnd Paare. 
An jedes dieser Paare gehört unmittelbar an die Pins ein 100nF 
Kondensator dran. Von den Pads des Kondensators dann weiter ins Vcc bzw. 
Gnd Netz. An Vias brauchst du nicht zu sparen, die kosten nichts :-)

Gruß Peter

[Georg M. (g_m)]

"as close as possible"

[GHz N. (ghz-nerd)]

Hier ist ein nützlicher Artikel, der die Basics von Abblockkondensatoren 
kurz un bündig erklärt:

http://www.lothar-miller.de/s9y/archives/12-Entkopplung.html

Ein ATMega Hobbyprojekt wie dieses hier wird zwar auch dann einwandfrei 
funktionieren, wenn diese Regeln nicht pedantisch genau eingehalten 
werden.

Es empfiehlt sich aber auf jeden Fall diese Prinzipien zu 
verinnerlichen, denn irgendwann kommt der Fall, bei dem deine Schaltung 
überdurchschnittlich schnell, robust, störungsarm oder EMV-konform sein 
soll. Spätestens dann zeigt sich der Einfluss der Layout-Qualität;)

PS: Für einen erstes Layout sieht das gar nicht mal so schlecht aus. Du 
steckst vielleicht noch etwas in der Lochrasterplatine-Denkweise. PCBs 
bieten so viele tolle Möglichkeiten und Freiheiten, die entdeckt 
ausgenutzt werden wollen :)

[Thomas W. (thomas_w808)]

>An Vias brauchst du nicht zu sparen, die kosten nichts

vielen Dank, die Antwort ist eindeutig.

Kann man "unmittelbar an die Pins" definieren?
Irgendeinen Tod muss ich ja sterben, und sei es der das man die 
Massefläche auf dem Bottomlayer nicht unnötig zerscheiden soll.
Kann man die Abblockkondensatoren 1-2 cm vom µC-Pin entfernt 
positionieren um das Routing der Signalleitungen zu optimieren?

[Nemopuk (nemopuk)]

Thomas W. schrieb:
> Wo meinst du das diese zu dünn sind?

Überall. Durchbrennen werden sie nicht, aber Spannungsabfall provoziert 
Störungen. Nutze den verfügbaren Platz aus. Für ungenutzte Fläche 
bekommst du kein Geld zurück.

[Wastl (hartundweichware)]

Thomas W. schrieb:
> Wo meinst du das diese zu dünn sind? Vom Stecker J2 über die Sicherung
> F1/F2 bis zum PMOS K1/K2 (da fehlt wieder der Siebdruck) sind die
> Leiterbahnen in 1,27mm ausgeführt, und danach in 0,3048mm. Ich hoffe das
> ich mich nicht verlesen habe, um die 1A vom TSR1-2433SM leiten zu
> können.

Grösster Fehler bei Versorgungsleitungen ist dieser: laut Netzliste
werden alle Vcc Leitungen ja richtig verbunden. Nur verliert sich
beim Übergang von Schaltplan auf Layout die Topologie welcher Pin
wann "drankommt" und alle Verbraucher hängen an einer Kette die
sich zufällig durch die Platzierung der Bauteile ergibt. So
geschieht es durch die vorhandene Un-übersichtlichkeit dass
starke Verbraucher oft am Ende der Versorgungskette liegen und den
davorliegenden Bauteilen durch Störungen zu Schaffen machen. Um es
einfach auszudrücken: eine Versorgung sollte redundant ausgeführt
werden (also mehrere Leitungen) mit eiem Netz damit jeder
Verbraucher kurz an die Versorgung angebunden wird. Alternativ
und gleichwertig dazu ist eine echte Sternpunkt-Versorgung möglich.

[Sebastian W. (wangnick)]

Das hier ist nicht so schön.

LG, Sebastian

[Thomas W. (thomas_w808)]

Wastl schrieb:
> eine Versorgung sollte redundant ausgeführt
> werden

für mein Verständnis bitte folgende Frage: Ich glaube irgendwo gelesen 
zu haben das die Stromversorgung nicht "Kreisförmig" ausgeführt werden 
soll. Sprich VCC/GND eines Abblock-C bekommt nicht von zwei Leiterbahnen 
aus Strom "geliefert" (Ausfallsicherheit).
Meinst du mit "Redundant" das ein verzweigtes Verteilnetz ausgeführt 
werden soll? Wobei nach verschiedenen Verbrauchern aufgeteilt wird.

[Alexander (alecxs)]

Wastl schrieb:
> So
> geschieht es durch die vorhandene Un-übersichtlichkeit dass
> starke Verbraucher oft am Ende der Versorgungskette liegen und den
> davorliegenden Bauteilen durch Störungen zu Schaffen machen.

Entschuldige aber deswegen macht man sich bereits vor der Platzierung 
Gedanken. VCC und GND sollte man zumindest grob vorab routen, es sei 
denn man hat sowieso eigene Lagen vorgesehen.

[Lothar (Firma: HZB) (analog_art)]

Wastl schrieb:
> Lothar schrieb:
>> ein Schaltbild wäre auch hilfreich,
>
> Hmmmm, was könnten denn die *.pdf Dateien im Anhang für eine
> Bedeutung haben?

Oh - Ja - Das war noch vor meinen Frühstückskaffee.
Ohne den bin ich nicht richtig anwesend. Glatt übersehen.

(Die 3D Ansicht von Fusion ist ja schon eher traurig zu nennen.
Nun gut bei KICAD bleibt die Stelle leer, wenn kein Modell definiert 
ist.
man findet sich bei KICAD rein und dann ist es gut und auch für > 95% 
aller professionellen Aufgaben zu benutzen. Und es kostet nichts und man 
hat kein teures Abo-Modell wie bei Fusion/Eagle.
Aber das ist hier ja nicht das Thema.)

[Wastl (hartundweichware)]

Alexander schrieb:
> Entschuldige aber deswegen .......

Warum entschuldigst du dich bei mir? Ich habe nichts vorgeschrieben
oder vorbereitet oder verlangt. Oder hab ich was angestellt?

Um mit Günther Jauchs Worten zu sprechen: Ich gebe ja nur die Tipps.

[Peter G. (metalfranke)]

Thomas W. schrieb:
> Kann man "unmittelbar an die Pins" definieren?

So nahe an die Pins, dass man gerade noch so mit den Leiterbahnen an die 
Nachbarpins ran kommt.

Thomas W. schrieb:
> Ich glaube irgendwo gelesen zu haben das die Stromversorgung nicht
> "Kreisförmig" ausgeführt werden soll.

Sobald ein Kreis an einer Stelle unterbrochen ist, ist es ja kein Kreis 
mehr ;-). Du kannst das Vcc Netz um den Mikrocontroller herum auf jeden 
Fall als "U" bzw. "Y" ausführen, also irgendwas in Richtung 
Baumstruktur.

[Arthur D. (Firma: 42) (blickwinkelkanone)]

Neben der Breite der Stromzuführungen, die halt den Versorgungsstrom 
tragen müssen, ist die Masseanbindung am Wichtigsten.
Hierbei muss man insbesondere für hohe Frequenzen wissen, dass der Strom 
den >magnetisch< kürzesten Weg nimmt. Das heißt, die Umhüllende von hin 
und Rückleitung muss möglichst klein sein. Oder noch einfacher 
formuliert Jede Hinleitung muss am besten in einer anderen Lage eine 
parallele Rückleitung besitzen.
Dabei ist es klar, dass 2-lagige PCBs eine besondere Herausforderung 
darstellen. Man kann aber Unterbrechungen in der Flutung von GND bzw. 
VCC Flächen durch 0 Öhmer oder 100nF Cs überbrüchen, sodas hochfrequente 
Rückströme trotzdem dort durch können.

[Lothar (Firma: HZB) (analog_art)]

Ach ja und lass beim Bestückungsdruck die Bauteilwerte weg.

Man ändert oft noch Werte bei den ersten Tests und dann ärgert man sich 
das der falsche Wert auf der PCB drauf steht. Also nicht R9 9k76 sondern 
nur R9.

Überhaupt warum 9k76 und nicht 10k?
Und warum 3k24 und nicht 3k3?
1k65?--> 1k6
Etc.
Ist einfach billiger, üblicher und außerdem besser erhältlich, wenn man 
die E24 Reihe nimmt.

Und den Bestückungsdruck noch mal sorgfältig so verschieben, das er 
nicht in die Lötpads reingeht.

[Hans (ths23)]

Thomas W. schrieb:
> Die 3D Ansicht im Autodesk Fusion finde ich nicht so Hilfreich, wenn es
> kein 3D-Model für die Bauteile gibt. Anbei die "Leiterplatzte_v1".
Du kannst aber aus Deiner PCB einen Gerberdatensatz machen und diesen 
dann mit einen Gerberviewer anschauen. Ich benutze gern diesen Viewer 
https://de.zofzpcb.com.Der ist zwar an einigen Stellen etwas 
gewöhnungsbedürftig, aber man arbeitet sich recht schnell ein.

[Thomas W. (thomas_w808)]

Arthur D. schrieb:
> die Umhüllende von hin
> und Rückleitung muss möglichst klein sein

Mit "Umhüllende" meinst du so  etwas wie der Mantel von einer 
mehradrigen Leitung? Ich dachte bis jetzt das ich mit beiden 
Leiterbahnen (VCC & GND) direkt übereinander einen Kondensator baue, den 
ich vermeiden sollte.
Wenn ich dich also richtig verstehe sollte ich diese Ausführung 
bevorzugen, was es doch etwas einfacher macht.

[Thomas W. (thomas_w808)]

damit ich nicht alles ändere und dann hab ich doch etwas falsch 
verstanden, hier die Frage ob die Abblockkondensatoren so korrekt 
angebunden sind?
Ganz speziell die Leiterbahnführung GND im gelbem Kreis. 
(Leiterbahnbreite GND noch nach dem Screenshot angepasst)

Von den Stromführenden Leiterbahnen im 45° Winkel abgehen(verzweigen)?

vielen Dank (super Tipps, da werde ich ein paar Tage brauchen um alles 
umzusetezen)

[Marcel V. (mavin)]

Thomas W. schrieb:
> ob die Abblockkondensatoren so korrekt angebunden sind?

Du musst die Leiterbahnen nicht immer gezwungenermaßen von hinten an die 
Lötpads heranführen, du kannst auch seitliche Zugänge gestalten (gelb).

[Alexander (alecxs)]

Ganz ehrlich - auf Lochraster hattest Du auch 90 Grad Winkel und da 
störte es die Elektronen gar nicht.

[Thomas W. (thomas_w808)]

>Du musst die Leiterbahnen nicht immer gezwungenermaßen von hinten an die
Lötpads heranführen

jetzt bin ich verwirrt. Laut den Link von GHz N. sollen die Leiterbahnen 
in den Kerko zeigen und aus diesen heraus führen. "Kondensator nicht 
lose in den Strompfad einkoppeln" (linkes unteres Bild "Falsch" im 
Screenshot)
https://www.lothar-miller.de/s9y/archives/12-Entkopplung.html

Aber wenn das wie in deinem Bild auch geht, wäre es für mich leichter.

[Rainer W. (rawi)]

Thomas W. schrieb:
> Fernbedienung_SLP_v109__2.pdf
> Fernbedienung_SLP_v109__1.pdf

Diese krakeligen Symbole für die Widerstände sind ein Relikt aus der 
Zeit der Drahtwiderstände, dass sich nur in einigen Teilen der Welt noch 
erhalten hat. Hier kannst du für Widerstände generell besser das übliche 
Symbol nach  DIN EN 60617 (IEC 60617) verwenden, das nicht soviel Unruhe 
in Schaltpläne bringt.
https://www.elektronik-kompendium.de/sites/bau/0812261.htm

p.s.
Warum zerreißt du den Schaltplan in zwei PDF-Daten und packst nicht 
beide Blätter in eine?

[Klaus F. (klaus27f)]

Thomas W. schrieb:
> Abblockkondensator.
> Wie sollte die Anbindung

Am hochpoligen uC überlegenswert (optimal) wären Kondensatoren auf der 
LP Unterseite.
Wer bestückt die Platine?

[Thomas W. (thomas_w808)]

> Wer bestückt die Platine?

Ich hatte geplant dies händisch selbst durchzuführen.
C`s auf der Unterseite ist eine gute Idee.


>Warum zerreißt du den Schaltplan in zwei PDF-Daten

Audodesk gestattet mir in der kostenlosen Version leider nur 2 Seiten, 
aber diese können dafür riesig sein. Beim exportieren hab ich mir kein 
Mühe gegeben und einfach die .pdf Funktion im Druckermenü genutzt.


>krakeligen Symbole

Die gefallen mir auch nicht, aber die waren nun einmal im Footprint 
dabei. Mit dem Bauteileditor bin ich bis auf Reinschnppern nicht weiter 
gekommen.


Nochmals vielen Dank für die hilfreichen Tipps, die werden alle 
eingearbeitet.

[Bradward B. (Firma: Starfleet) (ltjg_boimler)]

Wenn alles was J* heisst Anschlussbuchsen o.ä. sind, dann wären es mir 
zuwenig Befestigungsbohrungen bei den J*.

[Klaus F. (klaus27f)]

Thomas W. schrieb:
>> Wer bestückt die Platine?
>
> Ich hatte geplant dies händisch selbst durchzuführen.


Dazu noch folgender Hinweis:
KiCad bietet als footprint für die üblichen Smd 0603 0805 1206 jeweils 2 
Varianten an: Standard und "hand solder".
Vgl. 
https://electronics.stackexchange.com/questions/669778/kicad-0805-hand-soldered-package
Die Pads bei "hand solder" sind etwas größer und so hat man mehr Platz 
mit der feinen Lötspitze das Pad aufzuheizen, auch wenn das Bauteil 
bereits draufsitzt.
Besonders wichtig ist dies bei Bauteilen, die an den Enden keine 
hochgezogene Metallisierung haben (LEDs in 0805 beispielsweise).

[Thomas W. (thomas_w808)]

Bradward B. schrieb:
> Wenn alles was J* heisst Anschlussbuchsen o.ä. sind, dann wären es mir
> zuwenig Befestigungsbohrungen bei den J*.

Ja alle J sind Anschlussbuchsen. Bis auf J1 und J2 sind aber alle von 
Oben mit Stecker belegt. So wie bei Pfostenbuchsen.
Ich denke bei denen benötige ich keine Bohrungen, die bietet das Bauteil 
auch nicht an.

Für J1 und J2 müsste ich prüfen ob ich Ersatz finde.

Danke für den Hinweis.

[Rainer W. (rawi)]

Thomas W. schrieb:
> Die 3D Ansicht im Autodesk Fusion finde ich nicht so Hilfreich, wenn es
> kein 3D-Model für die Bauteile gibt.

Falls es in Fusion kein 3D-Modell für ein Bauteil gibt, muss man selbst 
ein bisschen aktiv werden und Bibliothekspflege betreiben. Um auf der 
Platine einen Eindruck von der Platzierung zu bekommen, kann der 
künstlerische Anspruch an das Modell auch etwas zurückgeschraubt werden. 
Es gibt viele Modelle zum Herunterladen in den Weiten des Internets, 
z.B. bei Bauteilhersteller, Distributoren oder in community-basierenden 
Sammlungen wie z.B. https://www.snapeda.com/, https://grabcad.com/

[Harald A. (embedded)]

Rainer W. schrieb:

> Falls es in Fusion kein 3D-Modell für ein Bauteil gibt, muss man selbst
> ein bisschen aktiv werden und Bibliothekspflege betreiben.

100% ACK. Man sollte es einfach zur unumstößlichen eigenen Regel machen, 
das zur Erstellung eines Bauteils ein 3D-Modell einfach dazugehört. Auf 
Dauer zahlt sich das aus.
Ich habe die Erfahrung gemacht, dass bei Nichtauffindbarkeit von 
3D-Daten eine einfache Anfrage sehr oft hilft. Auch bei asiatischen 
Firmen, egal wie groß oder klein. Notfalls kann man sich auch selber mit 
einfachsten geometrischen Mitteln ein Hilfsmodell basteln - besser als 
nichts.

[Wolle G. (wolleg)]

Harald A. schrieb:
> Man sollte es einfach zur unumstößlichen eigenen Regel machen,
> das zur Erstellung eines Bauteils ein 3D-Modell einfach dazugehört.
Vielleicht  mal eine „dumme“ Frage: Warum legst Du so viel Wert auf eine 
3D-Ansicht?

[Harald A. (embedded)]

Wolle G. schrieb:
> Vielleicht  mal eine „dumme“ Frage: Warum legst Du so viel Wert auf eine
> 3D-Ansicht?

Die reine "Ansicht" ist mir zweitrangig. Weil eine Platine aber oft in 
einen mechanischen Bauraum wandert sind die exakten 3D-Daten hilfreich. 
Oder man konstruiert das Gehäuse durch 3D-Druck um die Platine. 
Letzteres kommt bei mir immer häufiger vor, gerade bei Kleinserien.
Kann sein, dass das aktuelle Projekt, für das man ein Bauteil anlegt, 
nicht kritisch in dieser Hinsicht ist. Aber so ein Bauteil erfährt ja 
oftmals eine Wiederverwendung in neuen Projekten und irgendwann ist es 
dann soweit.

Ganz nebenbei erkennt man auch Probleme bei der Fertigung schon vorher. 
Ein Beispiel ist z.B. eine Abschattung von Pads beim klassischen Reflow 
durch nebenliegende hohe Bauteile.

[BirnKichler S. (Firma: privat) (max707)]

Lothar schrieb:
> Hallo Thomas,
>
> ein Schaltbild wäre auch hilfreich, aber ich versuche es trotzdem auf
> die Schnelle vorm Frühstück.
> Sehr viele 90° Winkel, ich würde viele Leiterzüge auf 45° abschrägen und
...

Viele der Worte, ich hätte geschrieben das der Strom geschmeidig fließen 
will.

[Thomas W. (thomas_w808)]

BirnKichler S. schrieb:
> Lothar schrieb:
>> Hallo Thomas,
>>
>> ein Schaltbild wäre auch hilfreich, aber ich versuche es trotzdem auf
>> die Schnelle vorm Frühstück.
>> Sehr viele 90° Winkel, ich würde viele Leiterzüge auf 45° abschrägen und
> ...
>
> Viele der Worte, ich hätte geschrieben das der Strom geschmeidig fließen
> will.

Da muss ich ehrlicherweise gestehen das die ausführliche erste Antwort 
mir am meisten gebracht hat (Wissen). So ist die zweite Aussage zwar 
kürzer aber ich muss doch viel mehr überlegen was mit "geschmeidig" 
gemeint ist.

[Thomas W. (thomas_w808)]

Damit ihr sehen könnt das ich versuche eure Tipps umzusetzen, anbei der 
neuste Stand für die Platine.

Die Masseflächen muss ich noch einfügen. Ansonsten hoffe ich keine allzu 
groben Schnitzer mehr im Design zu haben.

vielen Dank für eure tolle Unterstützung.

[Rainer W. (rawi)]

Thomas W. schrieb:
> Leiterplatte__TOP.png

Das Ding heißt "Hexapod". Die Bezeichnung leitet sich ab von πούς, ποδός 
(poús, podós) griech.: Fuß.

[Thomas W. (thomas_w808)]

Rainer W. schrieb:
> Thomas W. schrieb:
>> Leiterplatte__TOP.png
>
> Das Ding heißt "Hexapod". Die Bezeichnung leitet sich ab von πούς, ποδός
> (poús, podós) griech.: Fuß.

Roboter mit 6 Beinen...
Da gibt es wohl mehrere Schreibweisen, je nachdem wie weit man einen 
"Laufroboter" von einer Plattform abgrenzen möchte.

[Rainer W. (rawi)]

Thomas W. schrieb:
> Roboter mit 6 Beinen...

Genau das sagt da Wort "Hexapod"
https://de.wikipedia.org/wiki/Hexapod

> Da gibt es wohl mehrere Schreibweisen, ...
Ein weiches 'p' mag es wohl in der Aussprache geben, aber nicht in der 
griechischen Wortherkunft. Da ist die Transcription eindeutig.

[Marcel V. (mavin)]

Thomas W. schrieb:
> anbei der neuste Stand für die Platine.

Warum führst du die Leiterbahnen über unnötig lange Umwege an die 
Kondensatoren ran? Und dann noch mit unterschiedlichen Linienstärken! 
Orientiere dich an C11, da hast du es einigermaßen richtig hinbekommen.

Lege C14 quer, dann wird's besser.

[Klaus F. (klaus27f)]

Thomas W. schrieb:
> Die Masseflächen muss ich noch einfügen.

Es wäre sinnvoll das vorher zu machen.
Da wohl GND eine Massefläche wird, erspart man sich "langes" routen von 
GND.

Weiter fällt auf daß ganze Reihe von DK links vom uC (von J12 kommend) 
erspart werden könnten, wäre das durchführende GND (oder ist es VCC) auf 
Unterseite oder jedenfalls anders geroutet.

[Niklas G. (erlkoenig)]

Warum hast du Abblockkondensatoren an PA0? Ist das nicht ein 
gewöhnlicher Port-Pinn?

[Bradward B. (Firma: Starfleet) (ltjg_boimler)]

> Warum hast du Abblockkondensatoren an PA0?
> Ist das nicht ein gewöhnlicher Port-Pinn?

So gewöhnlich ist er nicht, lt. Datenblatt auch "Analog function".
Vielleicht will man über PA0/62 die Versorgungsspannung überwachen.

[Thomas W. (thomas_w808)]

Kurze Antwort: ARef

Auf die die schnelle am Handy hab ich nur das Dokument für die B-Serie 
gefunden. Mein uC ist C-Serie, aber ich gehe davon aus dassl in diesem 
Punkt das gleiche im Dokument steht.
https://ww1.microchip.com/downloads/en/Appnotes/doc8414.pdf

Macht es mir einfacher die Potentiometer (Joystick) auszuwerten. Ich 
habe nicht geprüft ob ich als Referenzspannungsquelle auch VCC im 
Register wählen kann.

[Niklas G. (erlkoenig)]

Thomas W. schrieb:
> Kurze Antwort: ARef

Ah okay, wusste nicht dass die auf einen "normalen" Portpin geführt ist.

[Rainer S. (enevile)]

Hier steht alles drin was man beachten sollte:
Richtiges Designen von Platinenlayouts
(Ist ein µC-Link)

[Thomas W. (thomas_w808)]

Marcel V. schrieb:

> Lege C14 quer, dann wird's besser.

Danke für den Tipp, hab ich gleich umgesetzt.
Laut der verlinkten Seite von GHz N. sollten die Abblockkondensatoren 
mit einer "dünnen" Leiterbahn vom supply aus angebunden werden. Die 
Leiterbahn zwischen C und IC sollte dann breiter ausgeführt sein.
http://www.lothar-miller.de/s9y/archives/12-Entkopplung.html

@Rainer W. ich habe die Platine jetzt in ...Hexabot umbenannt. 
Tatsächlich schreibt man Roboter ohne "d". :-)

@Klaus F.
>Weiter fällt auf daß ganze Reihe von DK links vom uC (von J12 kommend)
erspart werden könnten

Ich hab mich da an Peter G. gehalten
>An Vias brauchst du nicht zu sparen, die kosten nichts :-)

[Klaus F. (klaus27f)]

Thomas W. schrieb:
> Ich hab mich da an Peter G. gehalten
>>An Vias brauchst du nicht zu sparen, die kosten nichts :-)

Na gut,
aber richtige Strickmusterplatinen haben eine gewisse Ästhetik
https://freight.cargo.site/w/2000/q/75/i/Z1904429678393414849427067409550/FInal.26-2.jpg
https://freight.cargo.site/w/2000/q/75/i/O1883086210277177159771830391950/SON09167-2.jpg

[H. H. (hhinz)]

Klaus F. schrieb:
> aber richtige Strickmusterplatinen haben eine gewisse Ästhetik
> 
https://freight.cargo.site/w/2000/q/75/i/Z1904429678393414849427067409550/FInal.26-2.jpg
> 
https://freight.cargo.site/w/2000/q/75/i/O1883086210277177159771830391950/SON09167-2.jpg

Widerstand zwecklos.

[Sebastian S. (dsebastian)]

Thomas W. schrieb:
> Die Masseflächen muss ich noch einfügen. Ansonsten hoffe ich keine allzu
> groben Schnitzer mehr im Design zu haben.

Wenn du die Massefläche einfügst, wirst du feststellen, dass sie sehr 
fragementiert ist. Dann kannst du sie auch weglassen ... hilft eh für 
nix. Grund für die Fragmentierung sind deine sehr langen Signalleitungen 
auf der Rückseite.

Abhilfe:
- Das Ziel "Signale ausschließlich auf der Vorderseite" und "voll 
flächige GND-Plane auf der Rückseite" verfolgen (du machst eine 2-Lagen 
PCB)
- Platzieren der Elemente, die das eben genannte Ziel unterstützen 
(Mittel: rotieren von Elementen, Elemente tauschen ihre Plätze, ...). 
Die Platzierung der Elemente ist dabei das "ah und oh"
- Routen auf der Vorderseite. Wenn es kreuzungsfrei nicht funktioniert, 
dann a) eine Umplatzierung des Elementes erwägen, um ein kreuzungsfreies 
Design zu ermöglichen, und wenn das nicht klappt b) Routen auf der 
Rückseite
- Beim Routen auf der Rückseite die Leiterbahnen so kurz wie möglich 
halten, um eine unnötig große Fragmentierung der GND-Plane zu vermeiden 
(und eben nicht, wie du das gemacht zu haben scheinst: "ach, jetzt bin 
ich auf der Rückseite, dann mach ich da mal weiter (sieht auch viel 
einfacher aus)")
- Wechselströme wollen den Pfad zurück, den sie gekommen sind. Daher ist 
ggf. eine GND-Leiterbahn auch auf der Vorderseite zu erwägen, wenn eine 
größere Unterbrechung der GND-Plane nicht vermieden werden kann und 
daher die Ströme einen größeren Umweg fließen müssten.

[Sebastian S. (dsebastian)]

Nachtrag:

https://www.signalintegrityjournal.com/blogs/12-fundamentals/post/1207-seven-habits-of-successful-2-layer-board-designers

[Niklas G. (erlkoenig)]

Sebastian S. schrieb:
> Nachtrag:
> 
https://www.signalintegrityjournal.com/blogs/12-fundamentals/post/1207-seven-habits-of-successful-2-layer-board-designers

Da steht:

> There is no copper fill on any layer

Was ist dann die große blaue Fläche im Bild? Sieht für mich stark nach 
einer Kupferfläche aus.

[Alexander (alecxs)]

zu b. das ist eine Ground Plane. Was er meint ist Power vorrouten. Mache 
ich mit Ground ebenfalls.

zu a. Link in den Kommentaren beachten

[Sebastian S. (dsebastian)]

Niklas G. schrieb:
> Sebastian S. schrieb:
>> Nachtrag:
>>
> 
https://www.signalintegrityjournal.com/blogs/12-fundamentals/post/1207-seven-habits-of-successful-2-layer-board-designers
>
> Da steht:
>
>> There is no copper fill on any layer
>
> Was ist dann die große blaue Fläche im Bild? Sieht für mich stark nach
> einer Kupferfläche aus.

copper fill != copper plane

Es geht darum, z.B., bei einer 2-lagigen Platine, auf deren Vorderseite 
Signale und Stromversorgung geroutet wurden, etwaige (kleinere) 
Freiflächen nicht mit Kupfer zu füllen (-> fill).
Die GND-Plane auf der Rückseite soll hingegen (idealerweise) die gesamte 
Fläche (-> plane) der Platine ausmachen.

[Alexander (alecxs)]

Sebastian S. schrieb:
> copper fill != copper plane

Macht das Autodesk Fusion so oder woher kommt das? Wenn da tatsächlich 
Inseln erzeugt werden würde ich die mit Vias noch anschließen.

[Marci W. (marci_w)]

Hallo Leute,

noch kurz ein paar Worte zum Thema Kupferflächen: In einer Anleitung 
eines PCB-Herstellers (könnte JLPCB gewesen sein) steht ausdrücklich, 
dass man aus fertigungstechnischen Gründen immer die Flächen fluten 
soll. Hat irgendwie mit dem Herstellungsprozess zu tun, der evtl. 
schlechte Ergebnisse ergibt, wenn es große Freiflächen zwischen den 
Leiterbahnen gibt. An die genaue Begründung erinnere ich mich nicht 
mehr...

ciao

Marci

[Sebastian S. (dsebastian)]

Alexander schrieb:
> Sebastian S. schrieb:
>> copper fill != copper plane
>
> Macht das Autodesk Fusion so oder woher kommt das? Wenn da tatsächlich
> Inseln erzeugt werden würde ich die mit Vias noch anschließen.

Nö, obwohl ich Fusion nicht verwende würde ich denken, dass da nicht mal 
eben einfach so Kupferflächen erzeugt werden.
Der Artikel beschreibt "Habits" und die aufgeführten habits sind als 
einfache Regeln zu verstehen. Danach ist auf copper fills zu verzichten, 
da sie im Zweifelsfall mehr schaden würden als helfen.

Wer viel Zeit hat, sieht sich die Tutorials von/mit Rick Hartley oder 
Eric Bogatin an (über den YouTube Kanal von Altium oder Altium Academy). 
Sind recht lehrreich, wobei es eben für nicht-rocket-science-Anwendungen 
auf die 7 Habits zusammenschrumpft.

Marci W. schrieb:
> In einer Anleitung
> eines PCB-Herstellers (könnte JLPCB gewesen sein) steht ausdrücklich,
> dass man aus fertigungstechnischen Gründen immer die Flächen fluten
> soll.

Fertigung vs Signalintegrität. Natürlich ist nicht weggeätztes Kupfer 
weniger umweltbelastend und verbrauchsintensiv. Aber wenn am Ende die 
Schaltung nicht funktioniert, oder durch irgendwelche EMV-Test fällt, 
ist niemanden geholfen. Dennoch habe ich das (copper fill) auch schon 
gemacht, etwa für eine Platine, wo nur Schalter, Drehgeber oder langsam 
vor sich hinblinkende LEDs verbaut waren. Aber eben nicht auf Platinen, 
auf denen irgendwelche Bits hin- und herflitzen.

[Niklas G. (erlkoenig)]

Sebastian S. schrieb:
> etwaige (kleinere) Freiflächen nicht mit Kupfer zu füllen

Aber bei mehrlagigen Platinen ist es ok?

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Sebastian S. schrieb:
> Es geht darum, z.B., bei einer 2-lagigen Platine, auf deren Vorderseite
> Signale und Stromversorgung geroutet wurden, etwaige (kleinere)
> Freiflächen nicht mit Kupfer zu füllen (-> fill).
> Die GND-Plane auf der Rückseite soll hingegen (idealerweise) die gesamte
> Fläche (-> plane) der Platine ausmachen.
So baut man Bimetalle auf.
Auf zweilagigen Platinen sollte im Idealfall an jeder Stelle oben und 
unten gleich viel Kupfer gleichmäßig verteilt sein. Wenn man das nicht 
beachtet, dann biegt sich die Leiterplatte beim Löten und nach dem 
Abkühlen sind Lötstellen und Bauteile unter mechanischer Spannung.

> auf deren Vorderseite Signale und Stromversorgung geroutet wurden
Zur "Stromversorgung" zählen für mich Masse und die 
Versorgungsspannung(en).

Sebastian S. schrieb:
> Dennoch habe ich das (copper fill) auch schon gemacht
Mann "füllt" nicht einfach potentialfreies Kupfer irgendwo rein, sondern 
man sorgt mit Vias dafür, dass diese Kupferinseln einen Potentialbezug 
haben. Im Idealfall GND. Dann kann man sie auch noch dafür verwenden, 
eine "zerschnittene" Massefläche wieder durchgängig zu machen. Denn 
zweilagige Platinen bringen es idR. mit sich, dass Signale oben und 
unten verlaufen. Da hat schon so macher gedacht: "Masse muss ich nicht 
routen, die flutet sich von selbst" und ist dann auf die Nase gefallen, 
weil eine oder zwei Leiterbahnen diese Fläche in 2 Flächen zerschnitten 
haben.

Thomas W. schrieb:
> Da ich keinerlei Erfahrung im Routen und Platzieren von Bauteilen habe
Dann würde ich es machen, wie es erfolgreiche Buchautoren auch machen: 
sie lesen viele andere Bücher und finden dann ihren Stil.

Auch du solltest einfach mal einige andere Layouts z.B. von EVAL-Board 
anschauen und überlegen, warum der Layouter das gerade so gemacht hat. 
Zudem gibt es in den Datenblättern von ICs meistens Hinweise, wie das 
Layout auszusehen hat.


Marcel V. schrieb:
> du kannst auch seitliche Zugänge gestalten (gelb).
Und zudem viel kleinere Bauteile nehmen. Es müssen ja nicht die Monster 
mit 1206 sein. Wenn daneben ein IC mit 0,8mm Pitch sitzt und gelötet 
werden können muss, dann darf auch der Blockkondensator klein sein: nimm 
0603 mit 10nF, die passen super direkt an die Pins.

[Rainer W. (rawi)]

Niklas G. schrieb:
> Sebastian S. schrieb:
>> etwaige (kleinere) Freiflächen nicht mit Kupfer zu füllen
>
> Aber bei mehrlagigen Platinen ist es ok?

Undefiniertes Füllen erzeugt leicht "Antennen", d.h. nur an einem Punkt 
angebundenen Gebilde, die zu Schwingungen angeregt werden können und 
diese dann Abstrahlen - Gift für die EMV.

[Andreas S. (Firma: Schweigstill IT) (schweigstill)]

Sebastian S. schrieb:
> Fertigung vs Signalintegrität. Natürlich ist nicht weggeätztes Kupfer
> weniger umweltbelastend und verbrauchsintensiv.

Das gilt ausschließlich für selbstgeätzte Leiterplatten, nicht jedoch 
für die industrielle Fertigung.

Bei letzterer wird zum einen weggeätztes Kupfer auf elektrolytischem 
Wege zurückgewonnen, d.h. es landet nicht irgendwann mit der 
Leiterplatte auf der Müllkippe, sondern wird direkt weiterverwendet. 
Außerdem werden insbesondere bei durchkontaktierten Leiterplatten 
anfänglich nur sehr dünne Kupferfolien (z.B. 9 µm) für die Außenlagen 
verwendet. Im Rahmen des galvanischen Durchkontaktierens erfolgt 
gleichzeitig die Abscheidung des Kupfers auch auf den vorhandenen 
Kupferflächen bzw. Leiterbahnen, und zwar bis zur gewünschten Enddicke 
(z.B. 35 µm). Nur auf Innenlagen, die nicht gleichzeitig die Außenlagen 
eines Durchkontaktierprozesses(*) sind, kann mit dickeren Kupferfolien 
gearbeitet werden. Gleichzeitig sehr kleinen Strukturen (Leiterbahnen, 
Abstände) auf Innenlagen erfordern aber wiederum eine möglichst dünne zu 
ätzende Kupferauflage, so dass letztendlich doch ggf. wieder mit dünner 
Folie gearbeitet und dann aufgekupfert wird. Eine heutzutage übliche 
Innenlage hat meist 18 µm, bestehend aus 9 µm Folie und 9 µm 
Aufkupferung.

Unterm Strich sparen Kupferflächen also keine Ressourcen, sondern 
ver(sch)wenden solche.

Zu (*): Bei sog. "unechten Sacklöchern" oder bei gestapelten 
Microvialagen erfolgen die Galvanisierungsschritte der Innenlagen auch, 
um damit Durchkontaktierungen zu schaffen.

[Andreas S. (Firma: Schweigstill IT) (schweigstill)]

Lothar M. schrieb:
> Auch du solltest einfach mal einige andere Layouts z.B. von EVAL-Board
> anschauen und überlegen, warum der Layouter das gerade so gemacht hat.

Auch bei vielen Evalboards gibt es grauenhafte Layouts. Den Vogel 
abgeschossen hatten mal ein Board, bei dem direkt an den Bauelemente 
keine Abblockkondensatoren hingen, sondern alle Kondensatoren waren fein 
säuberlich in einer Matrix in der Ecke der Baugruppe angeordnet. Ein 
Wunder, dass das Board überhaupt funktioniert. Wahrscheinlich strahlt 
das aber wie ein Weihnachtsbaum oder die Sonne über Fukushima.

> Zudem gibt es in den Datenblättern von ICs meistens Hinweise, wie das
> Layout auszusehen hat.

Ja, diese Layouthinweise sind sehr wichtig. Sie sind aber deutlich von 
den Beispiellayouts zu unterscheiden, die der Hersteller für seinen 
Testaufbau verwendet hat. Letzterer dient nämlich dazu, das Bauteil 
möglichst unabhängig vom Rest der Schaltung zu vermessen, und nicht als 
generelle Layoutvorschrift. Ich hatte mal eine sehr längliche Diskussion 
mit einem Kunden, der anfangs darauf bestand, dass der 
Traco-Spannungswandler zwingend auf einer länglichen Kupferinsel sitzen 
müsse, denn so sei das ja auch im Datenblatt gezeigt. Es kostete mich 
sehr viel Überzeugungsarbeit, ihm zu erklären, dass dies keine 
Layoutvorschrift ist, sondern völlig kontraproduktiv.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Thomas W. schrieb:
> Die Leiterbahn zwischen C und IC sollte dann breiter ausgeführt sein.
> http://www.lothar-miller.de/s9y/archives/12-Entkopplung.html
Ein Tipp: sieh dir einfach dort auch die Bilder von den Beispiellayouts 
an. Dann siehst du auch die paar Beispielbilder nicht mehr so "heilig" 
an. Denn natürlich sind auf dem Screenshot die Leiterbahnen 45° seitlich 
"von aussen" an die Kondensatoren geführt, aber eben deswegen, weil das 
beispielhafte IC die Versorgungsanschlüsse nicht direkt nebeneinander, 
sondern weit auseinander hat. Im mittleren Foto dort weiter unten sieht 
das dann entsprechend anders aus.

Fazit: du sollt nicht das nachmalen, was andere gemalt haben, sondern du 
solltest verstehen, was damit erreicht werden soll und das dann selber 
für deine Anwendung bedarfsgerecht umsetzen.

[Dergute W. (derguteweka)]

Moin,

Waer's bzgl. der hurtigen GND-Anbindung nicht vieeeel einfacher, auf 4 
Lagen zu gehen? Das wird doch - wenn ueberhaupt - nicht so wahnsinnig 
viel mehr kosten, aber das meiste Gschiss mit Inseln und 
niederimpedanter Stromversorgung etc. ist auf einmal weg.
Oder wird da noch in Mutters Gaensebraeter geaetzt und im Kinderzimmer 
gebohrt und geloetet? Dann koennt' ich eher verstehen...

Gruss
WK

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Dergute W. schrieb:
> Waer's bzgl. der hurtigen GND-Anbindung nicht vieeeel einfacher, auf 4
> Lagen zu gehen?
Bei der Bestückungsdichte hier im Bereich um 20% (mehr ist das nicht) 
wären 4 Lagen nun wirklich technischer Overkill.

[Marcel V. (mavin)]

Andreas S. schrieb:
> weggeätztes Kupfer auf elektrolytischem Wege zurückgewonnen

Andreas S. schrieb:
> Unterm Strich sparen Kupferflächen also keine Ressourcen, sondern
> ver(sch)wenden solche.

Genau, weil die elektrolytische Zurückgewinnung des Kupfers ebenfalls 
wieder elektrische Energieressourcen kostet!

Also ist es unterm Strich besser, nicht genutzte Flächen mit Automasse 
zu fluten. Zumal das Ergebnis dann auch mit der entsprechend gefärbten 
Wunschlackschicht besser aussieht.

[Dergute W. (derguteweka)]

Moin,

Lothar M. schrieb:
> Bei der Bestückungsdichte hier im Bereich um 20% (mehr ist das nicht)
> wären 4 Lagen nun wirklich technischer Overkill.

Ist schon klar, dass sowas natuerlich auch mit 2 Lagen geht. Aber grad 
als Anfaenger tut man sich doch leichter, wenn man z.b. einfach nur 
(fast) jeden Masseanschluss in der Schaltung direkt neben dem Bauteil 
auf ein Via fuehrt und schon ist's fertig. Mit Betriebsspannung auch so 
aehnlich. Und HF-technisch zu 99% auch voellig ok. Und 
thermisch/exposed-Pad maessig.

Gruss
WK

[Andreas S. (Firma: Schweigstill IT) (schweigstill)]

Marcel V. schrieb:
> Andreas S. schrieb:
>> weggeätztes Kupfer auf elektrolytischem Wege zurückgewonnen
>
> Andreas S. schrieb:
>> Unterm Strich sparen Kupferflächen also keine Ressourcen, sondern
>> ver(sch)wenden solche.
>
> Genau, weil die elektrolytische Zurückgewinnung des Kupfers ebenfalls
> wieder elektrische Energieressourcen kostet!

Falsch. Bereits das elektrolytische Aufkupfern kostet Ressourcen 
(Kupfer, Energie).

> Also ist es unterm Strich besser, nicht genutzte Flächen mit Automasse
> zu fluten. Zumal das Ergebnis dann auch mit der entsprechend gefärbten
> Wunschlackschicht besser aussieht.

Das letzte Argument ist ja wohl ein üblicher Whataboutismus.

Ich habe nie bestritten, dass es neben der Ressourcenbetrachung beim 
Aufkupfern/Ätzen auch noch anderen Gesichtspunkten geben kann, die für 
bzw. gegen gefüllte Kupferflächen sprechen, z.B. der Bimetalleffekt 
durch asymmetrische Kupferlagen.

[Alexander (alecxs)]

Oh Gott was ich alles falsch gemacht habe! Da bleibt nur noch der Weg 
zurück auf Lochraster.

[Dergute W. (derguteweka)]

Moin,

Alexander schrieb:
> Oh Gott was ich alles falsch gemacht habe! Da bleibt nur noch der
> Weg
> zurück auf Lochraster.

Sehr gute Idee, Beweis:
https://www.mikrocontroller.net/attachment/679573/2nd-usb.jpg
Hier qualmt und leuchtet nix, was nicht leuchten soll, sondern es USBt 
genau wie erwartet. Sicherlich nur dank Lochraster.

scnr,
WK

[Alexander (alecxs)]

Was sind das eigentlich für Schlitze auf dem Nucleo, Trennung von 
analog/digital GND oder Bruchkanten?

[Dergute W. (derguteweka)]

Moin,

Alexander schrieb:
> Was sind das eigentlich für Schlitze auf dem Nucleo, Trennung von
> analog/digital GND oder Bruchkanten?

Links vom Schlitz: Programmier/debugadapter, rechts vom Schlitz: Das 
eigentliche Evalboard.

Gruss
WK

[Niklas G. (erlkoenig)]

Alexander schrieb:
> Was sind das eigentlich für Schlitze auf dem Nucleo, Trennung von
> analog/digital GND oder Bruchkanten?

Man kann den Programmer/Debugger Teil abbrechen und separat verwenden.

Rainer W. schrieb:
> Undefiniertes Füllen erzeugt leicht "Antennen", d.h. nur an einem Punkt
> angebundenen Gebilde, die zu Schwingungen angeregt werden können und
> diese dann Abstrahlen - Gift für die EMV.

Ich habe schon einige HF-Layouts gesehen bei denen alles "massiv" mit 
GND geflutet war, natürlich dann mit Massen an Vias angebunden. Das sind 
dann aber typischerweise mehr als 2 Layer - daher die Frage, ob man bei 
zweilagigen Platinen dann nicht fluten soll

[Nemopuk (nemopuk)]

Alexander schrieb:
> Was sind das eigentlich für Schlitze auf dem Nucleo, Trennung von
> analog/digital GND oder Bruchkanten?

Bruchkanten. An der Stelle kannst du den ST-Link Adapter vom Target 
Board abtrennen und von da an stand-alone benutzen.

Achtung: Damit entfällt der "externe" 8 Mhz Takt am Target. Man kann 
allerdings einen Quarz nachrüsten.

[Niklas G. (erlkoenig)]

Dergute W. schrieb:
> Sehr gute Idee, Beweis:
> https://www.mikrocontroller.net/attachment/679573/2nd-usb.jpg
> Hier qualmt und leuchtet nix, was nicht leuchten soll, sondern es USBt
> genau wie erwartet.

Wozu sind denn die Widerstände am USB?

[Dergute W. (derguteweka)]

Moin,


Leicht OT hier :-)
Niklas G. schrieb:
> Wozu sind denn die Widerstände am USB?

Das ist ein 4.7k nach GND und ein 2.2k Widerstand an 5V, die zusammen so 
tun, als ob sie ein 1.5k Widerstand von Data+ nach +3.3V waeren, auf 
dass der Host sofort mitkriegt, dass da was an dem Port haengt.

Gruss
WK

[Niklas G. (erlkoenig)]

Dergute W. schrieb:
> Das ist ein 4.7k nach GND und ein 2.2k Widerstand an 5V, die zusammen so
> tun, als ob sie ein 1.5k Widerstand von Data+ nach +3.3V waeren, auf
> dass der Host sofort mitkriegt, dass da was an dem Port haengt.

Aber der STM32F411 (es ist doch einer?) hat die doch in der 
USB-Peripherie integriert...?

[Dergute W. (derguteweka)]

Moin,

Niklas G. schrieb:
> Aber der STM32F411 (es ist doch einer?) hat die doch in der
> USB-Peripherie integriert...?

Weiss ich mittlerweilen auch. Aber auf dem Schaltbild dieses Evalboards 
ist an dem Debug-USB eine aehnliche Schaltung vorhanden, und nachdem ich 
diese fabrikfrischen, nagelneuen und sauteuren Widerstaende zufallig 
grad da hatte, hab' ich sie halt mal draufgebraten - und siehe, es hat 
nicht geschadet.

Gruss
WK

[Niklas G. (erlkoenig)]

Dergute W. schrieb:
> Weiss ich mittlerweilen auch.

Hihi, die STM32F1 haben sie nicht, kann man drauf reinfallen 🙃

Dergute W. schrieb:
> und siehe, es hat
> nicht geschadet.

Nachteil ist dass beim Reset&Neustart des MCU der Host das Device nicht 
neu enumeriert, und man abstecken und neu verbinden muss; das 
automatische Abschalten der internen Widerstände macht das Debuggen sehr 
komfortabel.

Solche fliegenden Verdrahtungen hab ich auch schon bei USB und auch 
SD-Karten mit SDIO genutzt ohne wirklichen Probleme...

Letztens hatte ich aber einen kuriosen Effekt: Ich hatte mehrere STM32s 
frei-fliegend verdrahtet mit Drähten direkt an den Pins, ohne PCB, mit 
Abblockkondensatoren direkt an den Pins. Die laufen wunderbar 
einwandfrei, aber das Programmieren per SWD ist sehr instabil, außer 
ich habe einen Oszilloskop-Tastkopf an einer der SWDIO/SWCLK Leitungen 
(vergessen welche) - selbst wenn kein Oszilloskop dran ist, selbst wenn 
der GND-Clip offen ist. Ein simpler Draht statt Tastkopf reicht nicht. 
Wie kommt das denn? Probleme mit der Impedanz/Terminierung? Ist doch bei 
PCBs eigentlich auch unkritisch. Normalerweise sind zusätzliche 
Stichleitungen an Datenleitungen doch eher hinderlich.

[Rainer W. (rawi)]

Thomas W. schrieb:
> Leiterplatte__TOP.png

Das mäandernde Signal JOY_LINKS_X und die hautenge Passage unter C20 
könntest du dir noch einmal angucken. C20 und R8 können etwas hoch und 
dann kann die Leiterbahn ganz entspannt unten herum unter dem Via 
geführt werden. Die ganze Durchführerei unter C21, R9, R7, R6, R8 
entfiele dann ebenso. JOY_LINKS_Y kann auch direkt runter gehen, da wo 
"J4" steht und jetzt JOY_LINKS_X hoch geht.

[Nemopuk (nemopuk)]

Niklas G. schrieb:
> Nachteil ist dass beim Reset&Neustart des MCU der Host das Device nicht
> neu enumeriert, und man abstecken und neu verbinden muss

Dirty hack: Den Pin kurz als Ausgang konfigurieren und auf LOW setzen.

[Marci W. (marci_w)]

Hallo liebe Leser,

Marci W. schrieb:
> In einer Anleitung
> eines PCB-Herstellers (könnte JLPCB gewesen sein) steht ausdrücklich,
> dass man aus fertigungstechnischen Gründen immer die Flächen fluten
> soll.

Habe den Artikel wieder gefunden:

https://jlcpcb.com/blog/the-importance-of-copper-pour-in-empty-areas

ciao

Marci

[Dergute W. (derguteweka)]

Moin,

Niklas G. schrieb:
> Hihi, die STM32F1 haben sie nicht, kann man drauf reinfallen 🙃

Tja, haettzte hier mal piep gesagt...
Beitrag "KM-Switch Schaltplangenoergele"

Jetzt hab' ich die teuren Widerstaende und superteuren PNP-Transistoren 
ganz umsonst aufm Board. Naja, besser haben und nicht brauchen als 
umgekehrt :-)

Gruss
WK

[Marcel V. (mavin)]

Rainer W. schrieb:
> könntest du dir noch einmal angucken.

Und nicht nur DAS, er könnte sich alles noch einmal angucken, denn er 
hat bis heute nicht kapiert, dass man die Leiterbahnen auch seitlich in 
den Foodprint einführen kann! Wenn man ihm hier jede einzelne 
Leiterbahnverlegung mit Worten einzeln erklären müsste, dann würden wir 
hier Weihnachten noch sitzen!

Am sinnvollsten war immer noch der Link von Rainer S. vom 17.12.2025 um 
16:10!

[Thomas W. (thomas_w808)]

Marcel V. schrieb:
> Rainer W. schrieb:
>> könntest du dir noch einmal angucken.
>
> Und nicht nur DAS, er könnte sich alles noch einmal angucken, denn er
> hat bis heute nicht kapiert, dass man die Leiterbahnen auch seitlich in
> den Foodprint einführen kann! Wenn man ihm hier jede einzelne
> Leiterbahnverlegung mit Worten einzeln erklären müsste, dann würden wir
> hier Weihnachten noch sitzen!
>
> Am sinnvollsten war immer noch der Link von Rainer S. vom 17.12.2025 um
> 16:10!

Warum denn gleich schreien "!"?
Warum mir gleich (indirekt) Dummheit unterstellen?
Warum kannst du nicht verstehen, das es noch andere Themen am Tag gibt, 
als nur diese eine Leiterplatte zu erstellen?
Bis jetzt war ich ganz zufrieden mit dem Verlauf hier, man liest ja auch 
anderes....
Vielen Dank an alle mit den nützlichen Tipps, die Abarbeitung erfolgt 
Stück für Stück.

[Andreas S. (Firma: Schweigstill IT) (schweigstill)]

Nemopuk schrieb:
> Bruchkanten. An der Stelle kannst du den ST-Link Adapter vom Target
> Board abtrennen und von da an stand-alone benutzen.

Ja, das funktioniert bei den meisten Nucleos ganz ausgezeichnet. Ich 
habe auf einigen Prüfadaptern für die Baugruppenfertigung auch einen 
abgesägten Nucleo-STLINK eingesetzt. Mittlerweile verwende ich für 
solche Zwecke aber die STLINK-V3MODS zum direkten einlöten.

Man darf sie aber nicht darauf verlassen, dass dies immer funktioniert. 
Auf einigen integrierten STLINKs ist wohl eine Firmware enthalten, die 
an einen bestimmten Microcontrollertyp gebunden ist.

[Sebastian S. (dsebastian)]

Lothar M. schrieb:
> Zur "Stromversorgung" zählen für mich Masse und die
> Versorgungsspannung(en).

Hm, ja, in dem Kontext war aber der Teil der Zuleitung gemeint (war 
vielleicht nicht ganz klar), und dann gibt es eben GND. Für die 
Spannungsversorgung (=Zuleitung) kann es ja auch noch eine Lage auf/in 
der Platine geben.

Lothar M. schrieb:
> Sebastian S. schrieb:
>> Dennoch habe ich das (copper fill) auch schon gemacht
> Mann "füllt" nicht einfach potentialfreies Kupfer irgendwo rein,

Von einfach habe ich nichts geschrieben. Lediglich, dass ich abseits der 
7 Habits auch Kupferflächen abseits der GND Plane erstellt habe.

Andreas S. schrieb:
> Sebastian S. schrieb:
>> Fertigung vs Signalintegrität. Natürlich ist nicht weggeätztes Kupfer
>> weniger umweltbelastend und verbrauchsintensiv.
>
> Das gilt ausschließlich für selbstgeätzte Leiterplatten, nicht jedoch
> für die industrielle Fertigung.

Ok, ich hätte gedacht, dass
Variante 1: Kupfer aufbringen - wegätzen - recyclen
aufwendiger ist als
Variante 2: Kupfer aufbringen
Allein schon, weil da zwei Schritte fehlen. Aber gut, auch wenn ich 
nicht weiß, wie auf Leiterbahnen, die keine Vias haben das elektrische 
aufkupfern  (zugegebenermaßen nie davon gehört) vonstatten gehen soll. 
Dass dürfte aber zumindest auf der Oberseite (Signale, Stromversorgung / 
Zuleitung) in den meisten Fällen so sein.

Aber, das Ansinnen des TO ist eine zweiseitige Platine, und da reichen 
die Tipps erstmal, denke ich. Und wenn dann die Platine etwas dichter 
mit den Bauelementen gepackt wird, dann muss auch nicht soviel Kupfer 
weggeätzt werden.

[Andreas S. (Firma: Schweigstill IT) (schweigstill)]

Sebastian S. schrieb:
> Allein schon, weil da zwei Schritte fehlen. Aber gut, auch wenn ich
> nicht weiß, wie auf Leiterbahnen, die keine Vias haben das elektrische
> aufkupfern  (zugegebenermaßen nie davon gehört) vonstatten gehen soll.

Zum Zeitpunkt des Aufkupferns gibt es noch keine Leiterbahnen, sondern 
nur durchgängige Kupferfolien und vorbehandelte Bohrlöcher. Nach dem 
Aufkupfern wird eine Photomaske aufgebracht, bei der die späteren 
Leiterbahnen und Kupferflächen frei liegen. Darauf wird eine dünne 
Zinnschicht als Ätzresist abgeschieden und der Photolack wieder 
entfernt. Diese Zinnschicht hat aber nichts mit einer an den Kunden 
ausgelieferten Verzinnung zu tun.

Anschließend wird die Leiterplatte geätzt, danach die Zinnschicht 
entfernt. Dieser Zwischenschritt mit Zinn ist erforderlich, damit die 
zuvor metallisierten Bohrlöcher nicht gleich wieder freigeätzt werden. 
Lack als Ätzschutz wäre u diesem Zeitpunkt nicht geeignet, weil er die 
Bohrlöcher so weit verstopfen könnte, dass er sich anschließend nicht 
mehr rückstandfrei auflösen ließe. Kleinste Zinnreste in den Bohrlöcher 
stören aber ggf. nicht so sehr die spätere Lötbarkeit wie es Lackreste 
täten.

Löse Dich von Deiner Bastlervorstellung, bei der erst geätzt, dann 
gebohrt und zuletzt ggf. durchkontaktiert wird. In der industriellen 
Fertigung läuft das fast genau umgekehrt: Bohren, 
durchkontaktieren/aufkupfern, ätzen.

> Aber, das Ansinnen des TO ist eine zweiseitige Platine, und da reichen
> die Tipps erstmal, denke ich. Und wenn dann die Platine etwas dichter
> mit den Bauelementen gepackt wird, dann muss auch nicht soviel Kupfer
> weggeätzt werden.

Kupfer, das nicht innerhalb dieses geschlossenen Fertigungsprozesses 
heruntergeätzt und fürs nächste Aufkupfern wiederverwendet wird, landet 
irgendwann auf der Müllkippe. Zwar gibt es auch eine gewisse 
Recyclingquote bei Elektroschrott, aber auf Grund des wilden 
Materialmixes ist die Trennung der einzelnen Rohstoffe ungleich 
energieaufwändiger.

[Thomas W. (thomas_w808)]

Sebastian S. schrieb:
> Wenn du die Massefläche einfügst, wirst du feststellen, dass sie sehr
> fragementiert ist.

Ich habe die Massefläche für den Top- und Bottom-Layer eingefügt. Ein 
Paar Tipps habe ich dabei umgesetzt. Die Frage ist wie stark ist die 
Fragmentierung auf "Leiterplatte_BOTTOM"?
Ein Bauteilverschieben/rotierten hab ich nicht ausgeführt, aber versucht 
die Signalleitungen auf der Unterseite kürzer zu gestalten.

Beim flooding mit GND auf dem Top-Layer ist mir aufgefallen das die 
explizite Leiterbahnführung einfach überschrieben 
wird[GND_flood_Top.png]. Ich hatte versucht mich strikt an das verlinkte 
Dokument von "GHz N. (ghz-nerd)" gehalten [GND_unflooded_Top.png]. Jetzt 
stellt sich die Frage, an die Fachkundigen, welche Ausführung geeigneter 
ist? Beispielhaft habe ich C14 auf den Screeshots gewählt.

Das Dokument 
"https://www.signalintegrityjournal.com/blogs/12-fundamentals/post/1207-seven-habits-of-successful-2-layer-board-designers"; 
spricht davon das die Signalleitungen nur 6mil breit sein sollen. Mir 
wurde aber bereits erklärt das all meine Leitungen zu schmal sind. Die 
Begründung mit dem Spannungsabfall ist für mich schlüssig. Nun bin ich 
bei diesem Widerspruch ein weiteres mal verwirrt was den "richtiger" 
ist.

Lothar M. schrieb:
>Und zudem viel kleinere Bauteile nehmen.

Ich habe solche µC mit 0,8 Pitch bereits mehrfach auf Breakout-Bords 
gelötet. Dies ist aber meine erste SMD Platine, da wollte ich mir nicht 
unnötig mehrere Baustellen aufmachen. Das Designen und für die Fertigung 
vorbereiten ist schon genug Tobak zum lernen. Die Volksweisheit sagt ja 
das man mit kleinen anfangen soll ;-)
Wenn ich also mit den "riesigen Bauteilen", diese absichtlich so gewählt 
wurden, zurecht komme dann werden auf der nächste Platine die Bauteile 
eine Nummer kleiner gewählt.

Dergute W. schrieb:
> Waer's bzgl. der hurtigen GND-Anbindung nicht vieeeel einfacher, auf 4
> Lagen zu gehen?

kostet leider das 4-Fache.

Rainer W. schrieb:
>...Die ganze Durchführerei...

Danke für deinen Hinweis. Manchmal sieht mal den Wald vor lauter Bäumen 
nicht.

[Rainer W. (rawi)]

Rainer W. schrieb:
> Undefiniertes Füllen erzeugt leicht "Antennen"

Gutes Beispiel ;-)
Sobald auf der Gnd-Leitung irgendetwas zappelt, wird das über diese 
Antenne in die Umgebung abgestrahlt.

> Dergute W. schrieb:
>> Waer's bzgl. der hurtigen GND-Anbindung nicht vieeeel einfacher, auf 4
>> Lagen zu gehen?
>
> kostet leider das 4-Fache.

Ganz sicher nicht. Wohl kaum ein PCB-Hersteller fährt noch einen 
1-lagigen Herstellungsprozess. Und die Grundkosten für die 
Auftragsabwicklung sind unabhängig von der Lagenanzahl immer vorhanden. 
Guck dir einmal reale Preise an.

[Thomas W. (thomas_w808)]

Das mit den Antennen leuchtet ein. Danke
Wäre es denn sinnvoller auf die GND Flutung des TOP-Layer zu verzichten? 
Ein anpassen der Flutung wäre möglich, aber der Durchblick mit den 
Leiterbahnanbindungen zu den Abblockkondensatoren geht mir immer weiter 
verloren.

Bei bei JLCPCB konnte ich zwischen 2 lagig für ~9€ und 4 lagig für ~ 
35€, bei gleicher Platinengröße und sonstigen Optionen wählen.
Wenn du noch einen Tipp hast wo ich als Privatperson 4 lagig, zu 
moderaten Preisen, fertigen lassen kann dann her damit.

[Gustl B. (gustl_b)]

Rainer W. schrieb:
> Gutes Beispiel ;-)
> Sobald auf der Gnd-Leitung irgendetwas zappelt, wird das über diese
> Antenne in die Umgebung abgestrahlt.

Genau diese Antenne geht sogar noch weiter. Und hängt nur ein einem Via.
Entweder die Flutung weglassen und das Via direkt mit dem Kondensator 
und dann mit dem Pin verbinden oder eben viele Vias setzen. Also grob an 
jede Ecke der Insel.

[Rainer W. (rawi)]

Thomas W. schrieb:
> Wäre es denn sinnvoller auf die GND Flutung des TOP-Layer zu verzichten?

Das aktuell lose Ende der "Antenne" müsste mit einem Via an Gnd 
angebunden werden. Oder du verhinderst, dass der Bereich geflutet wird, 
z.B. indem du das Signal N$4 so dicht an die 3V3-Leiterbahn 
heranschiebst, dass kein Platz mehr bleibt (kommt drauf an, ob N$4 von 
3V3 geschirmt werden muss).

[Marcel V. (mavin)]

Thomas W. schrieb:
> Wäre es denn sinnvoller auf die GND Flutung des TOP-Layer zu verzichten?

Nein, dann biegt sich deine Platine wie ein Bimetall!

Schiebe C14 noch etwas weiter nach links und füge die Leiterbahnen 
seitlich ein, die Leiterbahn ist nämlich immer noch unnötig lang.   Den 
GND Pad sollte man als Thermalpad ausführen, oder über eine 2 mm lange 
Leiterbahn mit GND verbinden! Wenn es sein muss, auch über Vias.

[Sebastian S. (dsebastian)]

Rainer W. schrieb:
> Rainer W. schrieb:
>> Undefiniertes Füllen erzeugt leicht "Antennen"
>
> Gutes Beispiel ;-)
> Sobald auf der Gnd-Leitung irgendetwas zappelt, wird das über diese
> Antenne in die Umgebung abgestrahlt.

Zu dem von dir eingekreisten Bereich: Diese Kupferfläche bewirkt 
außerdem eine zusätzliche, kapazitive Kopplung zwischen der 3V3- und 
N$4-Leiterbahn, die ohne die Füllung nicht da wäre.

Andreas S. schrieb:
> Zum Zeitpunkt des Aufkupferns gibt es noch keine Leiterbahnen, ...

Danke für die Erläuterungen!

Thomas W. schrieb:
> Die Frage ist wie stark ist die
> Fragmentierung auf "Leiterplatte_BOTTOM"?

Thomas W. schrieb:
> Das Dokument
> 
"https://www.signalintegrityjournal.com/blogs/12-fundamentals/post/1207-seven-habits-of-successful-2-layer-board-designers";;
> spricht davon das die Signalleitungen nur 6mil breit sein sollen.

Fragementierung: Schau dir Figure 4 von dem Dokument an, wo auf der 
Oberseite "current return straps" geroutet wurden. Also, alles was über 
eine Leiterbahn mit minimalen Abstand zwischen den beiden Vias zum 
Untertunneln der einen zu kreuzenden Leiterbahn hinaus geht, führt zu 
einer zu starken Fragmentierung. Klingt vielleicht arg pingelig, aber es 
geht ja um einfache Regeln (und Vias kosten nix, wie andere hier schon 
erwähnt haben).

Leiterbahnbreite: Ach, ich denke, die Regel will sagen, dass man für 
nicht-rocket-science-Anwendungen die Kirche im Dorf lassen soll. Auf 
Signalleitungen fliessen kleine Ströme, und die 
Stromversorgungsleitungen (muss ich eigenlich jetzt ständig von 
Stromversorgungshin(!)leitungen sprechen?) dürfen breiter sein. Aber 
auch hier gilt: Wer nur mA durch kleine Gegenden schiebt, darf gelassen 
bleiben.
Ich persönlich finde, dass Leiterbahnbreite sich nicht an den 
Fertigungsfähigkeiten orientieren sollten, sondern dürfen breiter sein, 
um nicht von Schwankungen im Herstellungsprozess abhängen zu müssen. 
Zudem gehen dünne Leitungen gehen bei einer Reparatur leichter kaputt - 
weswegen ich eine Mindestbreite von 0.3mm verwende (was knapp 12mil) 
sind.

Noch allgemein: GND auf einem 2-Lagen-Design zu routen halte ich, 
gelinde gesagt, für bekloppt. GND Layer auf die Rückseite, und immer 
wenn eine Verbindung zu GND gebraucht wird, ein Via in unmittelbarer 
Nähe zum Bauteil setzen - und fertig ist die Laube. Der Rest kommt auf 
die Oberseite.

[Sebastian S. (dsebastian)]

Sebastian S. schrieb:
> Wer viel Zeit hat, sieht sich die Tutorials von/mit Rick Hartley oder
> Eric Bogatin an

Ist vielleicht etwas unspezifisch - die haben recht viele gemacht. Nun, 
zwei zu den hier diskutierten Aspekten:

Eric Bogatin: "You must Unlearn what You have Learned", zu copper fills 
zu 40:10 vorspringen, davor geht es um Entkopplungskondensatoren.
https://www.youtube.com/watch?v=y4REmZlE7Jg

Rick Hartley, über Grounding allgemein, aber auch für 4, 6 oder 8-fach 
Layer. Wie gesagt, Zeit haben, der Vortrag geht über mehr als 2h!
https://www.youtube.com/watch?v=ySuUZEjARPY

(Beide YouTube-Videos werden nicht durch nervige Werbung unterbrochen)

[Harald A. (embedded)]

Habe nicht den ganzen Thread gelesen, aber das im Bild sprang mir direkt 
ins Auge. Ansonsten kann ich auch nur sagen, klarer Fall für 4-Lagen 
PCB. Es wird aber auch so funktionieren, wenn Du das Gerät durch keine 
EMV-Prüfung bringen musst.

[Klaus F. (klaus27f)]

Harald A. schrieb:
> aber das im Bild sprang mir direkt
> ins Auge

Das hatte ich dem TE bereits vor 'ner Woche geschrieben.
Beitrag "Re: erste Platine, bitte um Hilfe/Kritik"

Seine Antwort war "kost ja nix".
Worauf ich ihm weit bessere Strickmusterplatinen vorschlug.
Aber Ästhetik ist so nicht sein Ding.

[Thomas W. (thomas_w808)]

Harald A. schrieb:
> Habe nicht den ganzen Thread gelesen, aber das im Bild sprang mir direkt

Danke für den Tipp. Ich hatte hier gelernt dass der Strom erst in den C 
fließen soll und dann in den uC. Bei deinem Vorschlag wird dies nicht 
beachtet, der der C erst nach dem VCC-PIN angebunden wird. Und wie so 
oft erwähnt kosten die Vias nix.

Sebastian S. schrieb:
>Noch allgemein: GND auf einem 2-Lagen-Design zu routen halte ich,
> gelinde gesagt, für bekloppt.
Alexander schrieb:
> ...VCC und GND sollte man zumindest grob vorab routen...

Vielen Dank an alle für die hervorragende Unterstützung, da konnte ich 
eine ganze Menge lernen. Bei der nächste Platine kann ich von Anfang an 
die Zahlreichen Tipps beachten. Auch wenn sich ab und an ein paar kleine 
Wiedersprüche ergeben.

Die Platine habe ich bei JLCPCB in Auftrag gegeben, auch wenn sie alles 
andere als perfekt ist. 2 Lagig für ~9€, 4-Lagig hätte ~35€ gekostet.
Da ich privat keine EMV Messung benötige, und es bei einem Einzelstück 
bleibt, denke ich das die übrigen Fehler vertretbar sind.

[Sebastian S. (dsebastian)]

Thomas W. schrieb:
> Sebastian S. schrieb:
>>Noch allgemein: GND auf einem 2-Lagen-Design zu routen halte ich,
>> gelinde gesagt, für bekloppt.
> Alexander schrieb:
>> ...VCC und GND sollte man zumindest grob vorab routen...
>
> [...] Auch wenn sich ab und an ein paar kleine Wiedersprüche ergeben.

Die Aussagen widersprechen sich nicht, wenn der gesamte Text gelesen 
wird. Da steht einerseits (zweiten Satz beachten!):

Sebastian S. schrieb:
> GND auf einem 2-Lagen-Design zu routen halte ich,
> gelinde gesagt, für bekloppt. GND Layer auf die Rückseite, und immer
> wenn eine Verbindung zu GND gebraucht wird, ein Via in unmittelbarer
> Nähe zum Bauteil setzen

und weiterseits (nun den Teil nach dem Komma beachten!)

Alexander schrieb:
> VCC und GND sollte man zumindest grob vorab routen, es sei
> denn man hat sowieso eigene Lagen vorgesehen.

Ich vermag keinen Widerspruch zu erkennen.

Thomas W. schrieb:
> Die Platine habe ich bei JLCPCB in Auftrag gegeben, auch wenn sie alles
> andere als perfekt ist. 2 Lagig für ~9€, 4-Lagig hätte ~35€ gekostet.

Ich glaube auch nicht, dass eine 4-lagige notwendig ist.

Thomas W. schrieb:
> Da ich privat keine EMV Messung benötige, und es bei einem Einzelstück
> bleibt, denke ich das die übrigen Fehler vertretbar sind.

Das wird dir vermutlich keiner hier bestätigen.
Noch zur Illustration ein Bildchen eines Entwurfes anbei, bei dem ich 
die "7 habits" angewendet habe. Du siehst: GND-Plane auf der Rückseite 
und Signale einschließlich der Stromversorgungs(hin-)leitungen auf der 
Vorderseits. Geht also, auch wenn dem findigen Beobachter auffallen 
wird, dass ich es selbst nicht 100%ig eingehalten habe bzw. aus 
Platzgründen nicht konnte (muss aber auch nicht durch einen EMV-Test).

Ich wünsche schöne Weihnachten!