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Forum: HF, Funk und Felder bladeRF 2.0 micro – würdiger Nachfolger des bladeRF?


Autor: Christoph B. (birki2k)
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Seit der Vorstellung des bladeRF hat sich viel verändert. Mittlerweile ist der Markt günstigerer SDRs durch eine größere Auswahl geeigneter Produkte bis hin zu niedrigen Einstiegspreisen geprägt. Kein leichtes Umfeld also, in dem sich der Nachfolger in Form des bladeRF 2.0 micro behaupten muss.

Aktuell haben Nutzer so die Wahl zwischen günstigen Einstiegsvarianten wie dem PlutoSDR über ein großes Segment mittlerer Preislage, beginnend etwa dem LimeSDR (Mini), bis hin zu teureren Optionen wie dem Air-T. Das bladeRF 2.0 micro ordnet sich hier mit einem Preis von 480 $ bis 720 $ deutlich oberhalb des Einstiegssegments ein, bietet für den Preis aber ein solides Konzept mit ausreichend Ressourcen.

Dazu setzt das bladeRF 2.0 micro auf den AD9361 von Analog Devices, welcher beispielsweise auch beim Ettus USRP B210 Verwendung findet. Dadurch wird der Frequenzbereich von 47 MHz bis 6,0 GHz bei einer gefilterten Bandbreite von 56 MHz abgedeckt. Die Samplingrate beträgt 61,44 MHz, wobei 2x2 MIMO unterstützt wird. Automatische Verstärkungsregelung, IQ und DC-Offsetkorrektur gehören hier ebenfalls zum Funktionsumfang.

Zur anschließenden Signalverarbeitung kommt ein Cyclone V FPGA zum Einsatz. Dabei stehen zwei Varianten zur Verfügung. Der FPGA des bladeRF xA4 verfügt über 49k LE, wobei dem Nutzer davon 38k LE zur Verfügung stehen, bei der größeren Version xA9 sind es 301k LE mit 294k frei nutzbaren LEs. Die Anbindung der Hardware erfolgt über USB 3.0. Unterstützt werden unter anderem GNU Radio, Pothos und MATLAB auf den gängigen Betriebssystemplattformen.

Ausgeliefert wird das Modul mit einem ab Werk kalibrierten MEMS VCTCXO, wobei eine externe 10 MHz Referenz über die ADF4002 PLL angebunden werden kann. Zusätzliche Erweiterungen sind aktuell in Form eines Sendeverstärker-Moduls und eines LNA-Moduls neben dem bladeRF 2.0 micro selbst im Shop des Herstellers erhältlich.


: Verschoben durch Admin
Autor: Der typ (Gast)
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Ist der Cyclon V nicht Asbach uralt?

Autor: Felix (Gast)
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Der typ schrieb:
> Ist der Cyclon V nicht Asbach uralt?

Wie kommst Du darauf? Der Cyclon V hat Arm Cortex A9 Kerne, läuft mit 
Embedded Linux.
Das Gesamtsystem ist fast so gut wie ein kleiner Xilinx Zynq, z.B. der 
Z-7010.

Für Signalverarbeitung gibt es nichts besseres, als wenn ein FPGA die 
Daten in Echtzeit abtastet/vorverarbeitet und direkt durch einen 
integrierten Highspeedbus an den Prozessor weiterreicht.

Autor: Gerd E. (robberknight)
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Felix schrieb:
> Wie kommst Du darauf? Der Cyclon V hat Arm Cortex A9 Kerne, läuft mit
> Embedded Linux.
> Das Gesamtsystem ist fast so gut wie ein kleiner Xilinx Zynq, z.B. der
> Z-7010.

Das mit den ARM-Kernen gilt für die Cyclone V SE, SX und ST.

In diesem bladeRF wird aber lt. Schaltplan nur ein Cyclone V E 
verwendet, der hat keine integrierten ARM-Kerne.

Autor: W.S. (Gast)
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Christoph B. schrieb:
> Das bladeRF 2.0 micro ordnet sich hier mit einem Preis von 480 $ bis
> 720 $...

Ah ja. Also für 480..720 Dollar würde ich keine nackte Leiterplatte 
erwarten, sondern ein richtiges fertiges Gerät, also mit Gehäuse, 
Netzteil, Frontplatte, usw.

Eigentlich müßte man für so einen Preis einen kompletten Empfänger 
erwarten dürfen. Schließlich sollte der technische Fortschritt, der das 
Entfallen von teuren Filterbänken gebracht hat, auch zu eher akzeptablen 
Preisen führen.

W.S.

Autor: Marian M. (mrhat2010)
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W.S. schrieb:
> Christoph B. schrieb:
>> Das bladeRF 2.0 micro ordnet sich hier mit einem Preis von 480 $ bis
>> 720 $...
>
> Ah ja. Also für 480..720 Dollar würde ich keine nackte Leiterplatte
> erwarten, sondern ein richtiges fertiges Gerät, also mit Gehäuse,
> Netzteil, Frontplatte, usw.
>
> Eigentlich müßte man für so einen Preis einen kompletten Empfänger
> erwarten dürfen. Schließlich sollte der technische Fortschritt, der das
> Entfallen von teuren Filterbänken gebracht hat, auch zu eher akzeptablen
> Preisen führen.
>
> W.S.

Beim großen Board kostet allein der FPGA zwischen 180 und 200€, der FX3 
kostet zwischen 10 und 27€ und der AD9361 zwischen 180 und 250€.
Macht schon mal im best case 370€ für drei Komponenten, da fehlt also 
noch eine Menge, ergo 720€ ist durchaus ein realistischer Preis, wenn 
die Entwickler auch noch von etwas leben wollen.

Beim kleinen kostet der FPGA um die 50€.

PS: alle Preise auf die schnelle bei Digikey rausgesucht, eventuell 
wurden die Komponenten auch von den Herstellern direkt bezogen, was 
schon mal andere Einkaufspreise bedeuten kann bei entsprechender 
Stückzahl.

Autor: Marian M. (mrhat2010)
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Der typ schrieb:
> Ist der Cyclon V nicht Asbach uralt?

Der Cyclon V gibt es in einer 301k LE Variante, den Cyclon 10 "nur" bis 
220k LE*, eventuell war das ein Grund, den von den Preisen bei Digikey 
sind die Chips nicht so weit entfernt. Oder aber die Entwickler waren 
schon relativ weit in der Entwicklung als der Cyclon 10 raus kam (der 
wurde glaub ich im Februar letzten Jahres angekündigt).

*In wie weit die beiden Familien sich von einander unterscheiden kann 
ich aber nicht sagen, eventuell hat jemand anderes eine bessere 
Übersicht über die Architekturen?

Autor: W.S. (Gast)
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Marian M. schrieb:
> Beim großen Board kostet allein der FPGA zwischen 180 und 200€, der FX3
> kostet zwischen 10 und 27€ und der AD9361 zwischen 180 und 250€.

Mir ist durchaus klar, daß die Preise gerade für größere FPGA's aus 
meiner Sicht geradezu unverschämt hoch sind. Sowas ist ganz 
offensichtlich NICHT für den allgemeinen Markt und zivile Projekte 
gedacht, sondern nur für Militär&Obrigkeit. Und der AD9361 gehört auch 
zu dieser Riege. Ich hatte ja vor Zeiten auf der Embedded mit den Leuten 
von AD darüber geredet.

Für mich als Geräteentwickler sind solche Bauteile schlichtweg ein 
Showstopper, der mich nach anderen Wegen suchen läßt. Wer Projekte mit 
sowas überhaupt erst beginnt, muß sich eben überlegen, woher er dafür 
entsprechend zahlungsbereite Kunden herkriegt. Unsereiner gehört nicht 
dazu.

W.S.

Autor: Marian M. (mrhat2010)
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W.S. schrieb:
> Marian M. schrieb:
>> Beim großen Board kostet allein der FPGA zwischen 180 und 200€, der FX3
>> kostet zwischen 10 und 27€ und der AD9361 zwischen 180 und 250€.
>
> Mir ist durchaus klar, daß die Preise gerade für größere FPGA's aus
> meiner Sicht geradezu unverschämt hoch sind. Sowas ist ganz
> offensichtlich NICHT für den allgemeinen Markt und zivile Projekte
> gedacht, sondern nur für Militär&Obrigkeit. Und der AD9361 gehört auch
> zu dieser Riege. Ich hatte ja vor Zeiten auf der Embedded mit den Leuten
> von AD darüber geredet.
>
> Für mich als Geräteentwickler sind solche Bauteile schlichtweg ein
> Showstopper, der mich nach anderen Wegen suchen läßt. Wer Projekte mit
> sowas überhaupt erst beginnt, muß sich eben überlegen, woher er dafür
> entsprechend zahlungsbereite Kunden herkriegt. Unsereiner gehört nicht
> dazu.
>
> W.S.

Verglichen mit Ettus sind die Boards schon günstig, ich verstehe 
wirklich nicht wo dein Problem ist, nur weil die halt "überteuerte" 
Komponenten* benutzen finde ich schon einen seltsamen Vorwurf, sonst 
beschweren sich alle immer wegen "minderwertiger" Komponenten die auf 
Kante genäht wurden und schwadronieren von der guten alten Zeit, wo man 
aber auch nur mit Wasser gekocht hat.

*Die Preise für große FPGAs finde ich persönlich übrigens nicht 
unverschämt, ja günstig sind sie nicht, aber bei der schieren Anzahl an 
Transistoren und der doch eher nischigen Verwendung macht der Preis 
schon Sinn, die Teile werden halt nicht für den Massenmarkt produziert.

Autor: HF-Werkler (Gast)
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Alte Weisheit der HF-Entwickler: Kommt Zeit, kommt günstigerer Preis.
War bei den FPGAs so und wird auch bei den SDRs so sein.

Btw.: Die Zielrichtung einiger der neueren Chips ist in Richtung 5G 
Massive Mimo / Base Station. Da ist der Preis noch nicht so relevant.

Autor: Christian B. (casandro) Flattr this
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Ethernet wäre schön, aber zur Not geht auch USB3.

Was ich persönlich schade finde, ist dass das Teil keine direkten 
IQ-Eingänge hat. Ich habe hier eine Anwendung bei der ich 0-8 MHz gerne 
direkt abtasten würde. Dafür brauche ich bei dem Teil wieder einen 
Upkonverter.

Die externe Referenz ist sinnvoll und gut.

Autor: Christian B. (casandro) Flattr this
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W.S. schrieb:
> Für mich als Geräteentwickler sind solche Bauteile schlichtweg ein
> Showstopper, der mich nach anderen Wegen suchen läßt. Wer Projekte mit
> sowas überhaupt erst beginnt, muß sich eben überlegen, woher er dafür
> entsprechend zahlungsbereite Kunden herkriegt.

In solchen Fällen kommen die Kunden zuerst. Die wollen eine 
Speziallösung haben, und für die spielen die Kosten für 100 FPGAs 
gegenüber den Entwicklungskosten keine Rolle.

Zusätzlich gibts noch Anwendungen wo man nur wenige Zehntausend Stück 
von einem Serienprodukt herstellt. Große Bildmischer beim Fernsehen, 
oder Mobilfunkbasisstationen sind solche Beispiele.

Autor: HF-Werkler (Gast)
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Christian B. schrieb:
> ...
> Zusätzlich gibts noch Anwendungen wo man nur wenige Zehntausend Stück
> von einem Serienprodukt herstellt. Große Bildmischer beim Fernsehen,
> oder Mobilfunkbasisstationen sind solche Beispiele.

Mobilfunkbasisstationen sind eher kein Beispiel für geringe Stückzahlen, 
sondern für die Notwendigkeit des SDR-Design. Genau da braucht man die 
Flexibilität des SDR-Ansatzes.

Kleinzellige Basistationen (Radius 10-100m) werden in den nächsten 
Jahren in sehr grosser Stückzahl benötigt und die sollten schon ein paar 
Jahre trotz neuer Releases der Standards durchhalten.

Autor: 123 (Gast)
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Christian B. schrieb:
> Ethernet wäre schön, aber zur Not geht auch USB3.

Über Gigabit Ethernet gehen halt die Datenraten nicht. Ok treiberlos ist 
geil aber dann ist halt früher Schluss. Das Datenaufkommen für 2x2 Mimo 
ist halt doch erheblich. Könnte man noch galvanische Trennung anführen 
... aber das gilt halt auch nur für niedrige Frequenzen ...

> Was ich persönlich schade finde, ist dass das Teil keine direkten
> IQ-Eingänge hat. Ich habe hier eine Anwendung bei der ich 0-8 MHz gerne
> direkt abtasten würde. Dafür brauche ich bei dem Teil wieder einen
> Upconverter

Naja die Baluns davor taugen halt bei niedrigen Frequenzen nicht und das 
Mischkonzept auch nicht. Deien Anforderung spricht eher für einen Medium 
Speed ADC 16 oder 20 MHz in Directconversion. Möchtest du die IQ 
Wandlung unbedingt diskret lösen, digitalisieren und dann im digitalen 
weiterverarbeiten? Wäre das Volldigital nicht naheliegender?

Autor: viel zu teuer (Gast)
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Viel zu teuer. Bei AD gibts den Adalm Pluto mit dem gleichen 
Transceiverchip mit nem Xilinx Zynq (bei dem der zweite A9 Kern nur per 
fw deaktiviert ist, man kann ihn mit einer Zeile bash reaktivieren) für 
100/150€ (edu/nicht edu).

Schauen sich Leute die solche Produkte entwerfen eigentlich auch mal den 
Markt an oder würfeln die die Preise? :-|

Autor: Marian M. (mrhat2010)
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viel zu teuer schrieb:
> Viel zu teuer. Bei AD gibts den Adalm Pluto mit dem gleichen
> Transceiverchip mit nem Xilinx Zynq (bei dem der zweite A9 Kern nur per
> fw deaktiviert ist, man kann ihn mit einer Zeile bash reaktivieren) für
> 100/150€ (edu/nicht edu).
>
> Schauen sich Leute die solche Produkte entwerfen eigentlich auch mal den
> Markt an oder würfeln die die Preise? :-|

Ich schätze mal, dass der Pluto wohl subventioniert bzw ohne 
Gewinnabsicht verkauft wird, alleine der Transceiver macht einen 
Großteil der Kosten aus.

Nur wollen wahrscheinlich die Entwickler vom BladeRF durchaus Gewinn 
machen, für AD ist der Pluto Marketing.

Autor: viel zu teuer (Gast)
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Ich widerspreche dir gar nicht dass der Pluto höchstwahrscheinlich 
subventioniert ist, das ändert aber leider nichts daran dass es keinen 
Grund gibt den BladeRF zu kaufen wenn es diese Alternativen gibt ...

Autor: Marian M. (mrhat2010)
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Außer das der Pluto nur USB2.0 hat, der hier USB3.0, es gibt also schon 
noch Gründe

Autor: Felix (Gast)
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Marian M. schrieb:
> Außer das der Pluto nur USB2.0 hat, der hier USB3.0, es gibt also schon
> noch Gründe


Auf dem BladeRF ist ein Cyclone V E ohne ARM Kerne drauf.

Da ist ein USB3.0 irgendwie so, als ob man bei einem Opel Astra einen 
Porsche Spoiler dran macht.

Der Cyclone V E hat keine Multigigabit Transceiver, nicht mal 
ausreichend Speed für USB2.0 sogar.

https://www.intel.com/content/dam/www/programmable...


Da ist AD Pluto schon ehrlciher, dass für ein Xilinx Zynq ein USB2.0 
völlig ausreichend ist.

Ein USB3.0 oder USB3.1 Gen2 würde man erst mit dem Zynq Ultrascale 
Multiprocessor SoC bekommen oder etwas rudimentär mit dem Cyclone V GX / 
GT.

Autor: Rest (Gast)
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Felix schrieb:
> Der Cyclone V E hat keine Multigigabit Transceiver, nicht mal
> ausreichend Speed für USB2.0 sogar.

FX3 könnte man doch auch parallel hinhängen oder?

Autor: Tip (Gast)
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Felix schrieb:

> Da ist ein USB3.0 irgendwie so, als ob man bei einem Opel Astra einen
> Porsche Spoiler dran macht.
>
> Der Cyclone V E hat keine Multigigabit Transceiver, nicht mal
> ausreichend Speed für USB2.0 sogar.

Schon mal vorher den Schaltplan angeschaut?
https://www.nuand.com/bladeRF-micro.pdf

Seite 9
32 Datenleitungen zwischen FPGA und FX3

Wo ist jetzt der Engpass?

Autor: Felix (Gast)
Datum:

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Tip schrieb:
> Felix schrieb:
>
>> Da ist ein USB3.0 irgendwie so, als ob man bei einem Opel Astra einen
>> Porsche Spoiler dran macht.
>>
>> Der Cyclone V E hat keine Multigigabit Transceiver, nicht mal
>> ausreichend Speed für USB2.0 sogar.
>
> Schon mal vorher den Schaltplan angeschaut?
> https://www.nuand.com/bladeRF-micro.pdf
>
> Seite 9
> 32 Datenleitungen zwischen FPGA und FX3
>
> Wo ist jetzt der Engpass?


Der user Marian meinte, dass es von Vorteil ist, wenn der BladeRF USB3.0 
hat, vielleicht dachte er, damit wäre wirklich ein Highspeed-Interface 
mit mehr als 10 Gb/s möglich.

Dabei ist das nichts weiteres als ein USB3.0 32 Bit FIFO Buffer.

Ist nicht wirklich ein Vorteil gegenüber USB2.0

Autor: Marian M. (mrhat2010)
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> Dabei ist das nichts weiteres als ein USB3.0 32 Bit FIFO Buffer.
>
> Ist nicht wirklich ein Vorteil gegenüber USB2.0

Hast du eine Quelle dafür?
Oder Messwerte?

Autor: Felix (Gast)
Datum:

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Marian M. schrieb:
>> Dabei ist das nichts weiteres als ein USB3.0 32 Bit FIFO Buffer.
>>
>> Ist nicht wirklich ein Vorteil gegenüber USB2.0
>
> Hast du eine Quelle dafür?
> Oder Messwerte?


Der FX3 ist ein Baustein von Cypress Semiconductor

http://www.cypress.com/file/140296/download

auf Seite 53 steht:

-------------------------------------------------------------------

The  high-performance  GPIF  II  in
terface  enables  functionality
similar to, but more advanced than, FX2LP’s GPIF and Slave
FIFO interfaces.

....

Example implementations of GPIF II are the asynchronous slave
FIFO and synchronous slave FIFO interfaces.

Slave FIFO interface

The Slave FIFO interface signals are shown in
Figure 5.

This interface allows an external p
rocessor to directly access up to
four buffers internal to FX3. Fur
ther details of the Slave FIFO
interface are described on page 24.
Note

Access to all 32 buffers is also supported over the slave
FIFO  interface.  For  details,  contact  Cypress  Applications
Support.

----------------------------------------------------------------


Ein FIFO interface kann nie besonders schnell sein, vorallem da es ein 
maximale Taktfrequenz von 100 MHz hat.

Wenn du echten USB3.0 oder USB3.1 Gen2 Datenraten direkt mit einem FPGA 
willst, dann muss der USB3-Anschluss (USB-C Buchse, Wanne, etc.) direkt 
mit dem FPGA über MGT-Transceiver verbunden sein.
Und diese MGT-Transceiver gibt es bei Xilinx FPGA's als GTH oder GTH 
Transceiver oder eben die Transceiver der Cyclone V GT/GX.

Zudem sollte auch ein IP-Core mit USB3-Protokoll Logik auf dem FPGA 
drauf sein.
Oder man benutzt den USB-C Buchse für eigenes Spezifisches.

Autor: Felix (Gast)
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Meistens haben die ARM-Kerne bei Hochleistungs-FPGAs ein Unit die auch 
USB3.0 kann, so dass kein Transceiver-PHY wie der FX3 dazwischen 
geschaltet werden muss.

Autor: Marian M. (mrhat2010)
Datum:

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Felix schrieb:
> Marian M. schrieb:
>>> Dabei ist das nichts weiteres als ein USB3.0 32 Bit FIFO Buffer.
>>>
>>> Ist nicht wirklich ein Vorteil gegenüber USB2.0
>>
>> Hast du eine Quelle dafür?
>> Oder Messwerte?
>
> Der FX3 ist ein Baustein von Cypress Semiconductor
>
> http://www.cypress.com/file/140296/download
>
> auf Seite 53 steht:
>
> -------------------------------------------------------------------

Das weiß ich auch, ich meinte deine obere Aussage:
>>> Dabei ist das nichts weiteres als ein USB3.0 32 Bit FIFO Buffer.
>>>
>>> Ist nicht wirklich ein Vorteil gegenüber USB2.0

Dafür wollte ich gerne Daten haben.

Autor: Felix (Gast)
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Marian M. schrieb:
> Felix schrieb:
>> Marian M. schrieb:
>>>> Dabei ist das nichts weiteres als ein USB3.0 32 Bit FIFO Buffer.
>>>>
>>>> Ist nicht wirklich ein Vorteil gegenüber USB2.0
>>>
>>> Hast du eine Quelle dafür?
>>> Oder Messwerte?
>>
>> Der FX3 ist ein Baustein von Cypress Semiconductor
>>
>> http://www.cypress.com/file/140296/download
>>
>> auf Seite 53 steht:
>>
>> -------------------------------------------------------------------
>
> Das weiß ich auch, ich meinte deine obere Aussage:
>>>> Dabei ist das nichts weiteres als ein USB3.0 32 Bit FIFO Buffer.
>>>>
>>>> Ist nicht wirklich ein Vorteil gegenüber USB2.0
>
> Dafür wollte ich gerne Daten haben.


Das kann man logisch sehen.

Stell dir im besten Fall vor, die 32bit werden mit 100 MHz aufeinmal 
eingelesen.

Dann hast du 3200 Mbit/s Datentransfer.

Da es aber ein FIFO ist, muss jedes bit den gesamten Buffer durchlaufen, 
wodurch einen 32-fach kleineren Datentransfer hast, also 100 Mbit/s.

USB2.0 hat eine Spezifikation von 480 Mbit/s.

Also ist der USB3.0 SuperSpeed interface mit 5 Gbit/s nicht im 
Geringsten ausgelastet bei diesem USB3-PHY und bei diesem lahmen FPGA.


Somit hat das SDR-Board von AD mit einem Xilinx Zynq, der nur USB2.0 
hat, keine wirklichen Nachteile gegenüber dem BladeRF mit USB3.0

Autor: Gustl B. (-gb-)
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Bwahahaha! Oh man ...

Felix schrieb:
> Der Cyclone V E hat keine Multigigabit Transceiver, nicht mal
> ausreichend Speed für USB2.0 sogar.

Das ist völlig egal. Selbst ein echt kleines FPGA das einige IOs hat 
kann hohe Datenraten schaffen. Ich habe schon mehrmals eine FT(2)232H an 
einen kleinen Artix gehängt und das schafft mit 8 Bit breitem FIFO und 
60 MHz locker die vollen USB 2.0. In der Realität bekomme ich einen 
Datenstrom der im Schnitt mehr als 35 MBytes/s liefert. Mehr schafft USB 
einfach nicht, egal was für ein FPGA/Stein da die Daten liefert.

Und auch wenn man keine vollen 5 GBit/s bekommt mit dem FX3, so sind die 
3,2 GBit/s deutlich über dem was USB 2.0 in der Realität schafft. Die 
vollen 5 GBit/s wird man in der Realität sowieso nicht bekommen, wie man 
eben auch bei USB 2.0 keine 480 MBit/s bekommt.

Felix schrieb:
> Da es aber ein FIFO ist, muss jedes bit den gesamten Buffer durchlaufen,
> wodurch einen 32-fach kleineren Datentransfer hast, also 100 Mbit/s.

Was meinst du denn damit? Die Datenrate bleibt natürlich bei den vollen 
3,2 GBit/s. Das FIFO ist natürlich 32 Bits breit.

: Bearbeitet durch User
Autor: Felix (Gast)
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Gustl B. schrieb:
> Was meinst du denn damit? Die Datenrate bleibt natürlich bei den vollen
> 3,2 GBit/s. Das FIFO ist natürlich 32 Bits breit.


Der FIFO-Buffer wird mit 100 MHz getaktet, d.h. zum Aufbau eines 
gültigen 32bit words, dass vom FPGA geschrieben und gelesen wird, werden 
32 takte benötigt und ein takt zum samplen.

leider kann ein 32bit word nicht in einem takt in den FIFO-buffer 
geladen werden, da der bitstream durch den USB3.0 seriell reinkommt und 
auch seriell rausgeht. Und der SERDES Clock hat nun mal nur 100 MHz.

Somit wird man in etwa nur 100Mbit erwarten dürfen, wenn es nicht noch 
mehr Seiteneffekte gibt.

Autor: Gustl B. (-gb-)
Datum:

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Nein. Vom FPGA gehen die Bits parallel in den FIFO und zwar 32 Bits mit 
jedem Takt. Auf der anderen Seite schiebt der FX3 das mit einem deutlich 
höheren Takt über USB3 raus.

Autor: Rest (Gast)
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Felix schrieb:
> Gustl B. schrieb:
>> Was meinst du denn damit? Die Datenrate bleibt natürlich bei den vollen
>> 3,2 GBit/s. Das FIFO ist natürlich 32 Bits breit.
>
> Der FIFO-Buffer wird mit 100 MHz getaktet, d.h. zum Aufbau eines
> gültigen 32bit words, dass vom FPGA geschrieben und gelesen wird, werden
> 32 takte benötigt und ein takt zum samplen.

Nein ein Takt wird für ein 32 Bit Wort benötigt. Du möchtest sagen, es 
ist ein paralleles Interface (32 Bit breit) und es wird in jedem Takt 
nur eine Datenleitung ausgewertet? Sozusagen ein seriell ausgelesenes 
paralleles Interface. Anstatt einer Leitung nimmt man lieber 32 Stück 
und wertet zu jedem Taktzyklus nur eine Datenleitung aus? Wozu sollte 
man dann ein paralleles Interface aufziehen?

Felix schrieb:
> Da es aber ein FIFO ist, muss jedes bit den gesamten Buffer durchlaufen,
> wodurch einen 32-fach kleineren Datentransfer hast, also 100 Mbit/s.

In diesem Video Youtube-Video "EZ-USB® FX3™ Maximum Throughput Demo" siehst du 
einen Test für maximale Datenrate eines FX3 über 32bit paralleles 
Interface(siehe Videobeschreibung). Hier ist ein USB-Analyzer als Host 
genommen was natürlich in der Praxis nie der Fall ist. Zur Verifizierung 
deiner Theorie aber absolut ausreicht. Die erreichte Datenrate liegt 
381MB/s (!!! nicht Mbit/s !!!). Generell muss das der Host PC natürlich 
auch wegschaufeln und verarbeiten können. Das Video belegt allerdings 
ziemlich eindeutig, dass deine 100Mbit/s Theorie (=12,5MB/s) wohl eher 
nicht zutrifft. Ob nun USB Analyzer oder nicht ... die Durchsatz mit 
einem FX3 liegt mit einem humanen Rechner in jedem Fall im dreistelligen 
MB/s-Bereich und ist damit um ein Vielfaches höher als die 60MB/s die 
man mit USB2.0 theoretisch erreichen könnte.

Wieviel Sinn es macht dem Computer hunderte MB/s zu präsentieren und was 
er damit anstellt ist eine andere Sache.

Autor: +-0 (Gast)
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> Wieviel Sinn es macht dem Computer hunderte MB/s zu präsentieren und was
> er damit anstellt ist eine andere Sache.

Nach diesem kleinen Zwischengemetzel finde ich die $100 (Edu) fuer
als einen ausgesprochen fairen Preis und ueberlege davon zwei
anzuschaffen. Stellt die USB2 Bandbreite einem da wirklich ein Bein?

Autor: Elias K. (elik)
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Aussage von den Entwicklern von PlutoSDR zu USB 2: 
https://wiki.analog.com/university/tools/pluto/use...
USB 2.0 is a 480 Mbit/s half-duplex serial protocol.

- Assuming 100% utilization, 480 Mbits/s would be 60 Mbytes/second.
- According to a USB-IF chairman, “at least 10-15% of the stated peak 60 MB/s (480 Mbit/s) of Hi-Speed USB goes to overhead — the communication protocol between the card and the peripheral.” 2), that would bring things down to ~50 Mbytes/second.
- There are Control Transfers, Interrupt Transfers, Isochronous Transfers, and Bulk Transfers. We use bulk, but you can't turn off the others, so you loose another 10% overhead, this brings things down to ~45 Mbytes/second
- Since it is half duplex, that would be ~22.5 Mbytes/second for transmission, and ~22.5 Mbytes/second for reception.
- Since each sample is two bytes (12-bit samples), that would be ~11 MSamples/second.

What we actually achieve with the PlutoSDR is closer to 7.5 - 12 MSPS, but this depends on the USB host, and what other traffic is happening. This is about 65% to 100% of the theoretical rate, meaning that most depends on the host, but there still may be optimizations to be done. This is much slower than Gigabit or 10G Ethernet, USB 3.0 (5 Gbps, full duplex) or PCIe (4 Gbps per lane) solutions, which are available in various commercial offerings. [...]
Daneben gibt es auf der Seite noch eine ganze Reihe weiterer 
Limitierungen des Pluto zu lesen. Das Teil ist also nicht ganz die 
Konkurenz zu BladeRF.

Der Selbe Transciver-IC wird auch nicht verwendet. BladeRF hat den 
AD9361 und Plute den AD9363.

AD9363: Frequenz 325M - 3.8G, BW 20 MHz, $80.00
AD9361: Frequenz 70M  - 6G,   BW 56 MHz, $175.00
Siehe: http://www.analog.com/en/parametricsearch/10727

Autor: +-0 (Gast)
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Danke @ Elias fuer die uebersichtliche Zusammenfassung.

Wenn der Transceiverchip "nur" 20 MHz Bandbreite hat, waere
ja USB 2.0 gar nicht so verkehrt, finde ich.

Mich stoert eher das Transceiver laut DB erst ab 325 MHz nutzbar ist.

Naja, mal sehen...

Autor: Thomas S. (doschi_)
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Das/der Pluto läuft ab 70 MHz, und mit 56MHz Bandbreite,
siehe https://www.rtl-sdr.com/plutosdr-quickstart-guide/ und
https://www.rtl-sdr.com/tag/plutosdr/.

Hier im Forum unter Beitrag "ADALM-Pluto SDR".

Es lässt sich auch der zweite Kern der CPU aktivieren.
Siehe dazu entsprechende Verweise auf Twitter im anderen Thread.

Edit: nützlich ist auch das PDF: 
https://archive.fosdem.org/2018/schedule/event/plu...

: Bearbeitet durch User

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