Hallo Leute, ich habe ein rießen Problem, ich muss einen Frequenzteiler Programmieren mit Logik für einen Peel22V10; GAL22V10. Ich habe die Theorie zusammen und auch verstanden, jedoch scheitere ich jetzt an der Logikprogrammierung. Bei meinem Frequenzteiler liegt am Eingang 1Mhz an und wird nun runtergeteilt auf: 1MHz,500kHz,100kHz,50kHz,10kHz,5kHz,1Khz,500Hz,100Hz,50Hz,10Hz,5Hz und 1Hz. Das ich JK FF verwenden muss weis ich auch, die Logik im Chip habe ich auch eingerichtet, jedoch muss ich das ganze nun noch verknüpfen, aber wie? Als Program habe ich WinPlace, den GAL geöffnet und die FF eingestellt... aber nun wie weiter? Wie muss die Logiktabelle dazu Aussehen und wie mach ich das? Ich hatte schon mal eine Ampel realisiert, aber ich steig einfach nicht mehr dahinter wie ich das gemacht habe. Ich wäre über eine Hilfe von euch sehr glücklich. Wenn unter Umständen solch eine Logik schon mal gemacht hat, wäre ich dem jenigen sehr verbunden, wenn er mir diese mal zukommen lassen könnte. Vielen Dank für eure Unterstützung Mit freundlichen Grüßen Micha
Grübel, grübel und studier. Mir fehlt noch etwas Input. Mit einem 22V10 kann ich höchstens durch 1024 teilen, da sind doch nur 10FFs drin?
Ja das ist richtig, hab ich vergessen zu erwähnen... Entschuldigung. Es muss am 1 GAL die erste Teilung erfolgen und der "letzte Pin" muss es dann an einen 2. GAL weitergeben... So sagt es mir die Theorie... Ich wäre dir sehr verbunden wenn du mir bei meinem Problem helfen könntest. MFG Micha
Wenn der Compiler keine Standard-Zähler kennt, ist die Formulierung als T-Flipflop für Zähler am einfachsten. Die Dezimalzähler brauchen aber pro Dekade 4 FF, also wären hier 24 FF nötig, also drei 22V10 Eine einfache TTL-Schaltung mit drei 74HC390 reicht nicht aus? Einer davon kann jeweils durch 2/10/20/100 teilen - das sind aber ripple-counter, keine Synchronzähler.
Das Thema hatten wir schon mal http://www.mikrocontroller.net/attachment/21912/count16b.txt Beitrag "Frequenzteiler mit gal22V10"
Naja das mein Compiler in WinPlace (das ist das Program welches ich habe) keinen Standart-Zähler kennt glaube ich nicht, kann aber sein das ich dich Missverstanden habe. Ich sag es mal so, ob ich das mit einer TTL-Schaltung mit drei 74HC390 mach oder mit 3 22v10 wäre mir egal. Ich weis nicht wie ich das in dem Programm verknüpfen muss... sprich mir fehlt hier einfach das wissen dazu, jedoch möchte ich es verstehen und nach voll ziehen können und auch lernen. Aus diesem Grunde suche ich jemanden der mir das zeigen könnte wie dies aussehen muss, als Praktische Logische Programmierung. Bei deinem Teilverhältnis durch 2/10/20/100 komme ich aber nicht auf die von mir Grundlegenden Teilverhältnisse beim anlegen von 1MHz sprich: 1MHz,500kHz,100kHz,50kHz,10kHz,5kHz,1Khz,500Hz,100Hz,50Hz,10Hz,5Hz und 1Hz. Oder sehe ich das völlig falsch? Wie gesagt, wenn es dir keine große Mühe macht, wäre ich dir ebenfalls sehr verbunden, wenn du mir solch eine Programmierung mal zukommen lassen könntest. Ich hoffe das das auch dann kompatibel ist zu meinem Program ist. Vielen Dank für Eure Unterstützung. MfG Micha Wenn der Compiler keine Standard-Zähler kennt, ist die Formulierung als T-Flipflop für Zähler am einfachsten. Die Dezimalzähler brauchen aber pro Dekade 4 FF, also wären hier 24 FF nötig, also drei 22V10 Eine einfache TTL-Schaltung mit drei 74HC390 reicht nicht aus? Einer davon kann jeweils durch 2/10/20/100 teilen - das sind aber ripple-counter, keine Synchronzähler.
Hmmm, das ist ja interessant. Der Quelltext sieht ja richtig gut aus, jedoch in welchem Programm wurde der erstellt? Ich kann den ja wohl kaum im WinPlace einfach rein kopieren und fertig... Aber der Anfang ist schon mal gemacht...
Hey "lkmiller" Hat es dir jetzt die Sprache verschlagen oder knobelst du schon an meiner Logik für den 22V10? Meld dich doch Bitte nochmal... Viel Danke MfG Micha
Micha wrote: > 1MHz,500kHz,100kHz,50kHz,10kHz,5kHz,1Khz,500Hz,100Hz,50Hz,10Hz,5Hz und > 1Hz. 1M : 2 = 500k -> ok. 500k : 2 = 100k -> ???
Ja das ist richtig, 1M : 2 = 500k aber dann müssen die 500k auf 100k geteilt werden, also durch 5, dann wieder /2 und dann wieder durch 5 und somit kommst du auf die Verhältnise. 1MHz,500kHz,100kHz,50kHz,10kHz,5kHz,1Khz,500Hz,100Hz,50Hz,10Hz,5Hz und 1Hz. Hättest du evtl. eine Lösung für nen GAL 22V10 wie ich das machen muss? Ich meine mir würde ja schon der Ansatz für die ersten 3 Teilungen genügen... den Rest würde ich dann (ich hoffe es) selbst hin bekommen. Wäre Dir über jede Hilfe Dankbar.
Also, ich habe mir die SW runtergeladen und fühle mich um mindestens 20 Jahre zurückversetzt (die SW ist eine Zeitmaschine). Ich kann beim besten Willen beim 22V10 kein JK-FF einstellen. In der OLMC des 22V10 ist ein D-FF verbaut. Sieh dir mal die Beispiele vom WinPLACE an, da sind schon Zähler dabei (siehe auch Anhang). Mein Vorschlag: Baue dir einen Teiler durch 2 und einen durch 5 und schalte die Dinger abwechselnd hintereinander. Hier ist ein MModulo-5-Zähler: http://www.wikischool.de/wiki/Flipflop Viel Spass damit: Das ist Technik von gestern und nicht mehr meine Welt.
Na mit welcher Software Arbeites Du denn so etwas dann aus? Würde die Option deiner seits bestehen, dass du mir die ersten beiden Teilverhältnisse in deiner Software machst, mir das zu kommen lässt und ich versuche es dann weiter fort zu führen? Ich muss mir dann natürlich die Software noch Organisieren, aber das sollte kein Thema werden. Das mein Tool sehr alt ist weis ich, aber man hatte mir das eben empfolen... nun ja... Trotzdem Danke für deine Mühe und entschuldige das ich dich so nerve und alle anderen auch... Die Idee mit den beiden Teilern find ich gut... Nur ist das Schaltungstechnich ganz schöner Aufwand... aber ist dann die letzte Möglichkeit... Jedoch würd ich es gern nochmal so mit der Idee versuchen das du mir den Ansatz beisteuern könntest... Vielen Dank an dich... hoffe das kann klappen. MfG Micha
@ Micha Wenn die Schaltung noch nicht existiert dann gilt --> Stand der Technik: vergiss die GALs. Gut, wenn die vergessen sind, dann kommen CPLD. (Und nein, ein GAL hat das C von CPLD noch nicht verdient) CPLDs sind in einer Sprache wie z.B. VHDL programmierbar. Die Software dazu kann bei z.B. bei Lattice oder Xilinx passend zum ausgewählten Baustein kostenlos heruntergeladen werden. Auf dieser Basis kann ich dir weiterhelfen, das ist dann in wenigen Zeilen erledigt. Aber wie gesagt: nix mit WinPlace und Konsorten.
Ja ich glaube es ist besser wenn ich mich mit VHDL beschäftige... Mich hat das schon immer interessiert zu mal ich die eine oder andere Idee schon immer mal umsetzen wollte, aber immer an dem Program gescheitert bin weil es einfach Mist ist. Jedoch haben es mir immer andere empfolen. Nun ja, ich glaube Dir und werde mich mit der Software jetzt auch auseinander setzen, jedoch fange ich hier ja von Null an. Ich werde mir jetzt die Software organisieren und Dich würde ich bitten, mir den "Quelltext" für die Teilung zu machen. Also, nach dem du mich überzeugt hast noch ein mal zusammengefasst, nehmen wollten wir einen GAL22V10, die Teilungsverhältnisse müssen immer /2 und der die nächste Teilung /5 dann wieder /2 und wieder /5. Bis wir von 1MHz bei 1Hz angekommen sind. Das der Teiler nicht auf einen GAL passt, wissen wir. Brauchen tun wir also 3 Stück. Jedoch die Programmierung nur für einen, die anderen tue ich dann einfach in "Reihe" schalten. Noch eine andere Frage, hast du ICQ oder so was? Da könnte man sich dann schneller Austauschen, meine iss 257630531 meld dich doch einfach mal bei mir. Vielen Vielen Dank an Dich, ich wäre dir dann was schuldig.
@ lkmiller Na Du meldest dich doch garnicht mehr? Habe ich dich jetzt verschreckt oder Tüftelst du schon? Ich würd mich freuen wenn du dich mal meldest, entweder hier oder per ICQ. Vielen Dank an Dich. MfG Micha
@ Micha Ja, lern VHDL, besser is das. Also, ich habe jetzt die letzte halbe Stunde dein Design mal Quick-And-Dirty realisiert und simuliert (siehe Anhang). Fazit: Du bekommst das locker in ein XC9572XL bei Reichelt für 3 Euronen. (Ein 22V10 in der Geschwindigkeit kostet dich 4,39 Euro) Der richtige Weg war dann ein Teiler durch 5, der jeweils das nächst kleinere Zehner-Bit toggelt. Dann habe ich ohne Aufwand auch noch ein Tasterverhältnis von 50%. Etwa so: 1MHz = 1us 1us zählen, dann 500kHz toggeln 5us zählen, dann 100kHz toggeln 100kHz = 10us 10us zählen, dann 50kHz toggeln 50us zählen, dann 10kHz toggeln Verbrauchte Ressourcen auf dem CPLD: Macrocells Pterms Registers Pins Function Block Inputs 31/72 (44%) 56/360 (16%) 30/72 (42%) 14/34 (42%) 42/216 (20%) Das Ding ist also noch nicht mal halb voll. Das Design ist noch nicht ganz schön, das könnte man noch komplett synchron machen, aber ich habe ja auch noch was anderes zu tun ;-) Also mein Vorschlag: jetzt erst mal die Xilinx-SW herunterladen, installieren, und dann im stillen Kämmerlein üben, üben, üben. (Mein Tip: Amazon --> Reichardt, Schwarz: VHDL Synthese) Und nein: Ich bin nicht anders erreichbar. Viel Spass und Erfolg beim Lernen.
Ich habe das Design jetzt synchron zum 1MHz-Takt aufgebaut und voila: da brauchts noch weniger Platz. Macrocells Pterms Registers Pins Function Block Inputs 31/72 (44%) 51/360 (15%) 30/72 (42%) 14/34 (42%) 63/216 (30%) Na, wer sagts denn. Gut, der Code ist jetzt nicht mehr so schön lesbar, aber in den sauren Apfel muss ich eben beissen ;-)
lkmiller wrote: > Gut, der Code ist jetzt nicht mehr so schön lesbar, aber in den sauren > Apfel muss ich eben beissen ;-) Tolles copy-paste design. Haettest du einen for loop verwendet waehre es wesentlich uebersichtlicher und wartbarer. Cheers, Roger
Danke für das Lob. Klar, hätte ich das generisch frei skalierbar von 100MHz bis 100mHz mit einer Loop machen können. Nur hätte ich dann die ganzen Signale und das Ganze drumrum auch noch mal anfassen müssen. Aber bitte, zeig mir das mit einer Loop in 25 min. inklusive Simulation. Die Idee hast du ja schon. Auf die Plätze, fertig, los ;-)
Angehängte Dateien:
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Frequenzteiler.png
24 KB
So sähe die einfachste TTL-Schaltung aus, allerdings mit Tastverhältnis 2:3 an den 5er-Ausgängen.
lkmiller wrote: > Aber bitte, > zeig mir das mit einer Loop in 25 min. inklusive Simulation. hier ein Beispiel, wenn ich dazu 25 min. gebraucht haette, dann haette ich die Zeit dazu sicher nicht aufgewendet. Cheers, Roger
@ Roger Steiner clap, clap, clap, schöner Code. Und wie lang hats denn gedauert? Dass es keine 25 min. waren, das hast du ja schon geschrieben ;-)
Hallo lkmiller, ich habe mir diese vhd datei mal angesehen und muss sagen, so vom logischen aufbau sieht das ja spitze aus. In der Theorie versteh ich das sogar was der da macht, jedoch wenn man mich dann vor nen Rechner setzt und ich soll das selber machen... aubacke... Wenn ich das richtig deute, ist das schon der fertige Teiler, ich muss es also nur noch irgendwie auf nen Chip bringen und zusammenlöten? Wegen der Software, ich habe mir bei Xilinx mal eine Software runter geladen, aber ich bin mir nicht sicher ob das die richtige ist, denn wenn ich mich richtig erinnere meintest du mal, man kann sich eine Software passend zum Chip runterladen, dem zu folge für den XC9572XL. Ich wäre dir noch sehr verbunden wenn du sagen kannst wo ich die bei Xilinx finde, denn da werden nur komplettpackete und so angeboten... Sprich ganz einfach, ich blick da nicht durch, aber mich hat jetzt auch das ganze in den Bann gezogen und will mich damit beschäftigen. Also gib mit bitte ein letztes mal nen Hinweis wo ich das "Spezielle" Programm finde und dann gebe ich dir ein Imaginäres Bier aus... Vielen Dank an Dich und deine Mühe, sehr lobreich.
Nunja, ich stehe wie immer auf Kriegsfuß mit google... Habs jetzt gefunden und nennt sich ISE webpack... Habs mir auch runtergeladen und installiere es gleich... Mal sehen was sich tut...
@ Micha Du brauchst # ISE™ WebPACK™ Software # ModelSim Xilinx Edition-III (MXE-III) Starter und ein Buch. s.o.
Hmmm...das erste hab ich, aber ich kann mir das zweite bei denen nicht runterladen... Seite nicht gefunden... und nun? http://www.xilinx.com/ise/mxe3/download.htm Die version ist 6.2 geht abba nich...
Naja ich gehe mal davon aus das der Server einfach down iss... ich werd es später nochmal versuchen.... Ich habe mal versucht mich in den Quelltext rein zu denken... iss ja eigentlich logisch und wenn es nur der "Text" ist gehört da ja nicht viel dazu... wenn ich das jetzt im Vergleich mit meinem WinPlace mache... hier ist es wenigstens übersichtlich und auch logisch... Nunja... was ich noch nicht so richtig verstehe... woran erkenne ich welche Pin-Belegung herscht... Sieht man das nicht, übersehe ich das oder sehe ich das nur wenn ich die vhd. Datei im Tool geöffnet habe? In WinPlace hatte ich das dann gleich gesehen... Entschuldige die Frage, aber ich bin froh das es solche leute wie dich gibt, den lernen werd ich das jetzt auch... nur wird das ne weile dauern bis ich das so bringe wie ihr hier... Sei mir bitte nicht böse wegen den ganzen blöden Fragen, aber ich bin Neuling. Vielen Dank an Dich und hoffe das du mir noch ein wenig zur seite stehst...
Die Pinbelegung stellt du über eine Steuerdatei mit der Endung .UCF ein. Das Tool der ISE Software heisst PACE. Ab jetzt bist du Anfänger und darfst die Tutorials hier lesen und sogar im Forum suchen. Ist das was?
Ja das ist auch schon was wert, gehe ich Recht in der Annahme, das du als Bautyp den 44-pin PLCC (34 user I/O pins) XC9572XL genommen hast?
Wenn du die Preisangabe von Reichelt und meine Ressourcenangaben meinst: ACK Ansonsten ist das egal, ich kann die Beschreibung auch auf ein größeres CPLD oder auch auf ein FPGA synthetisieren, wie ich gerade lustig bin. Das ist ja das schöne am VHDL-Code: einmal eine schöne Lösung gefunden, kann die immer wieder verwendet werden.
Ne ich hab mal nachgeschaut bei reichelt. Den xc9572xl pc44 kostet sogar nur 2.85 €. Den hast du doch in deiner Beschreibung oben gemeint oder etwa nich? Ich find nur Lustig, 15 Pins werden genutzt obwohl das Ding 44 Pins hat... naja, hauptsache die ganze Sache funktioniert... Software ist gerade fertig mit Installieren... nun mal schauen... nur die andere hab ich noch nicht weil der Server spinnt... nun ja... Bin schon richtig neugierig...
Also ich bin es noch mal, @klmiller Also ich habe mir das Buch bei Amazone bestellt und es ist auf dem Weg zu mir. Bezüglich deines Quelltextes, Spitzen Sache... langsam verstehe ich auch was da steht. Wegen der Pinbelegung habe ich mich auch schon reingefitzt und habs auch geschaft die Datei zu erstellen, tolle Sache und vorallem Logisch. Hier habe ich wenigstens die Möglichkeit die Pinbelegung noch zu ändern falls das ganze mit der Leiterplatte dann nicht ganz so passt, denn bei WinPlace war dann das ganze schon etwas schwieriger wenn nicht streckenweise unmöglich... zumindest wäre es ein großer Aufwand gewesen. Jedoch habe ich nach wie vor ein Problem. Ich habe mehrfach versucht mir die ModelSim Starter Software von Xilinx runter zu laden, jedoch geht das irgendwie nicht, Seite konnte nicht angezeigt werden. Das Lustige an der Sache und soviel habe ich hier schon im Forum gefunden, das ich anschließend eine Licensedatei bei Xilinx beantragen muss, diese License.dat habe ich schon, gerade bekommen. Ja nur wo bekomme ich die Starter Software her? Die Links scheinen bei Xilinx nicht zu klappen. Die Versionsnummer ist ja anscheinend 6.2 und ganze 200 MB groß, aber ich komme nicht ran. Wäre es von jemanden mal möglich, zu testen ob der Link tatsache nicht klappt oder es nur bei mir nicht geht. http://www.xilinx.com/ise/optional_prod/mxe.htm Dann auf Download, dann Agree und dann die Version runterladen, nur leider ist hier Schluss... Ich habe auch versucht die ganze Sache über google zu suchen, jedoch kommt man immer wieder bei Xilinx raus. Ist ja auch logisch, nur blöd weil es nicht klappt, anscheinend. Vielen Dank für Eure Hilfe. Mit freundlichen Grüßen Micha
@ lkmiller, ich hab es jetzt egschafft Modellsim zum laufen zu bringen... es lag nicht am Program sondern am rechner... Ich hab mir auch schon verschiedene Sachen angeschaut und eine gute erklärung gefunden, jedoch wollt ich dich mal fragen, ob du mit dieses Testbench bzw. die *.do File passend dazu geben könntest? Solange ich mein Buch noch nicht habe würd das etwas schierig für mich solch eine zu schreiben.... Vielen Dank an Dich und ich begreife schon immer mehr... Also vielen dank für die *.do file Mit freundlichen Grüßen Michael
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-
Sim.gif
9,8 KB
@ Micha Die TB ist oben (18.06.2008 08:57) gezippt schon mit dabei. Ein do file wird von ISE automatisch erzeugt.
Ich habs mal anders versucht zu simulieren... aber so richtig klappt das ganze nicht, ich hab das mal alles nach einer Anleitung versucht und da kommt im Modelsim nun die Meldung: # Loading project Frequenzteiler # Compile of div2div5.vhd was successful. # Compile of div2div5_timesim.v was successful. vsim -sdftyp /=C:/ISEwork/Teiler02/Frequenzteiler/netgen/fit/div2div5_timesim.sdf work.div2div5 # vsim -sdftyp /=C:/ISEwork/Teiler02/Frequenzteiler/netgen/fit/div2div5_timesim.sdf work.div2div5 # ** Error: License checkout has been disallowed because # only one session is allowed to run on an uncounted nodelock # license and an instance of ModelSim is already running with a # nodelocked license on this machine # Error loading design Hmmm... Wie, bzw, erstellt mir ISP die .do datei? Ich glaube so könnte es gehen... Im ISP habe ich auch schon versucht zu Simulieren... aber da kam nix gescheites bei raus... außer ein paar linien.... aber kein vernümpftiges Signal... Hast du nen Rat?
Lesen ist Macht: : and an instance of ModelSim is already running : Mach ma den annern Modelsim wieder zu.
Stell alles ein wie in dem Bild von vorhin (muss aber schon auch so in etwa aussehen) und Doppelklick auf "Simulate Behavioral Model". --> Modelsim startet mit deiner TB
hmmm... Ich habe aber nur 1 Sumulation offen in ModelSim... Okay, bei mir sieht das alles so aus wie bei dir, nur mit dem Unterschied, das bei mir nicht ModelSim Simulator steht wie bei dir, sondern Xilinx ISE Simulator.... Das kann man doch bestimmt ändern oder? Es zeigt mir ja nur mit welchen Program ich es simulieren will...
Angehängte Dateien:
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Teiler.jpg
220 KB
Also habs mal gemacht, aber das sieht so aus... und ich denk mal das iss falsch... Übersehe ich etwa was?
Wenn sich da irgend etwas bewegen soll, dann musst du an clk einen Takt anschließen. Aber irgend etwas anderes ist da noch falsch. Ist das der Code von Roger Steiner?
Hallo, nein der Code ist von lkmiller, ja das stimmt an CLK muss ich zur Simulation noch einen Takt angeben, aber wo stelle ich diesen ein? Irgendwo muss ich 1 MHz angeben... Der Code klappt ganz bestimmt, zumindest gehe ich davon aus... hat ja lkmiller gemacht und geholfen... Also wie immer, vielen vielen Dank an Euch... MfG Micha @lkmiller, mein Buch kommt Morgen von Amazon... bin schon gespannt wie ein Flitzebogen...
Angehängte Dateien:
-
wave_d.gif
16 KB
@ Micha Ja, da sollte sich schon was tun am CLK, du siehst das am Screenshot (aus der Zip-Datei). Den Clock machen die Zeilen
1 | :
|
2 | SIGNAL CLK : std_logic := '0'; |
3 | :
|
4 | :
|
5 | CLK <= not CLK after 500 ns; -- Polarität alle 500ns umschalten |
6 | :
|
in der Testbench. Und sonst ist in der TB gar nichts mehr drin, da kann eigentlich nichts schiefgehen. Ich hatte den ModelSim zur Simulation, wie das mit dem ISE-Simulator geht hab' ich noch nicht ausprobiert.
Hmmmm... Das ist komisch, bei mir steht in der Testbensch von dir nur die eine Zeile drin... --Inputs signal CLK : std_logic := '0'; Soll ich mir da etwa mal eine neue TB anlegen in ISE und die div2div5 datei von dir nehmen ohne die angefügte TB? Ich verstehe das nur nich... denn bei dir geht es ja schließlich anscheinend auch... Den Modelsim hab ich ja... da müsste ich doch eigentlich nur die Dateien laden und fertig? Ach so, heute ist mein Buch gekommen... hab schon bissel gestöbert... nich schlecht... Danke für den Tipp... Aber nun muss ich das ding erstmal zum Laufen bekommen... Wie hast du das denn in ISE geändert das da dein Modelsim steht und nicht der von ISE Xilinx? Danke Dir... zumindest bin ich der Sache mit dem CLK auch schon auf die Schliche gekommen... Liebe Grüße Micha
Da sollte schon etwas mehr drin sein (siehe Anhang). Die vorletzte Zeile macht den Clock. Hast du die TB selbst angelegt oder hast du sie hinzugefügt (aus der ZIP)? Bei der selbst-angelegten TB ist nur das Gerüst angelegt und natürlich noch kein Stimuli mit dabei, das mußt du dann noch einfügen.
Hallo lkmiller, es gibt viele Neuigkeiten. 1. Ich hab mein Buch und auch schon drin gelesen 2. Ich habe mir einen Xilinx USB Adapter gekauft und auch diverse Bauteile 3. Ich hab mich mit der Software auseinander gesetzt und denke das ich so die Grundzüge verstanden habe. Soviel dazu. Nun wollte ich mir einen, bzw. habe ich schon einen Sockel PC44 für den XC9572xl auf eine leiterplatte gelötet und auch angeschlossen. Der Xilinx Adapter hat ja eine 14 polige Buchse wobei die eine komplet Masse ist und die zweite (von links nach rechts) 2 frei,TDI,TDO,TCK,TMS,Vref Nun habe ich die Pinbelegung für den Chip von fischl.de genommen und an meine angepasst. Jedoch will das nicht so richtig klappen. Zum Verständnis für mich, der XC9572xl hat ja mehrere Vcc Anschlüsse, 3 Vcc und 3 GND. Muss ich die alle anschließen oder reicht es aus wenn ich einen nehme, und ist das dann egal welchen? Aus dem Datasheet geht das nicht so recht hervor. Außerdem, ich gehe mal davon aus, dass Vref und Vcc das selbe ist ?!? Wenn ich im iMpackt versuche den Chip zu finden kommt folgende Meldung, "There are many unknown devices being detected" Was soll ich mit der Meldung anfangen? Am Anfang habe ich ein neues Projekt erstellt und habe alles so gemacht wie bei fischl. Könntest du mir evtl. einen hilfreichen Rat geben?? Vielen Dank schon mal im Voraus. Mit freundlichen Grüßen Michael
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