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Forum: Mikrocontroller und Digitale Elektronik Boundary Scan - BSDL-File Aufbau - BS-Cell Beschreibung


Autor: Rupplyn (Gast)
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Hallo zusammen,

ich würde gern mittels BSDL-File sowie JTAG-Interface PortPins 
verschiedener Bausteine (rück-)setzen/lesen. Das JTAG Interface steht 
soweit. Der ID-Code kann beispielsweise ausglesen werden.

Momentan bin ich auf der Suche nach Dokumentation/Beipsielen, wie ich 
BSD(L)-Files interpretieren muss (welche Shift-Befehle müssen generiert 
werden, aufgrund der Boundary Scan Register Beschreibung).
Finde momentan nur tausende PDFs, die ständig den TAP-Controller 
erklären, aber wenige, die den Aufbau und die Interpretation von 
BSDL-Files im Detail beschreiben.

Vielleicht kennt ihr ja interessante links...

Autor: Sabine (Gast)
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Autor: Sabine (Gast)
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Autor: Sabine (Gast)
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Das JTAG Port wird mit EXTEST Command belegt und die einzelne Pin-Cell 
via BSDL File
geschaltet.
Via JTAG (EXTEST Command).
svn://sources.blackfin.uclinux.org/toolchain/trunk/jtag/src/bsdl/

Der Deskriptor ist in der bsdl_local.h hinterlegt.

z.B

struct cell_info { /* basic cell spec entries */
int bit_num;
char *port_name;
 int cell_function;
char *basic_safe_value;
 /* the disable spec entries */
int ctrl_bit_num;
int disable_safe_value;

Die JTAG Tools sind bei ca. $400 angesiedelt.
Welches Derivat möchtest du den speziell testen ?.
Du solltest den Thread aber noch mal in der Forum: FPGA, VHDL & Co
posten.
Wichtig ist auch das wenn man das letzte Data oder Command Bit mit clock 
einclockt
der TMS-Pin mit hochgezogen wird.
TMS-TCLK Methode.

Autor: Rupplyn (Gast)
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Das ansprechen des JTAG-Controllers ist funktioniert bereits. (Laden von 
FPGAs per SVF/XSVF)

Ich möchte mich dabei nicht auf einen bestimmten Derivat festlegen. 
Sollte mit jedem Baustein funktionieren, dessen BSDL-File ich habe.

Möchte dann z.B. auch per Boundary Scan ein angeschlossenes Flash 
auslesen oder programmieren können. Im ersten Step muss ich deswegen 
erst mal den Status der Pins einlesen können bzw. Ausgänge schalten 
können... Hierbei bin ich gerade auf Info-Suche. (Beim Laden eines FPGAs 
per SVF stehen ja alle Shifts direkt im File, sodass man hier nicht mehr 
Vorwissen benötigt. Das Interpretieren der BSDLs ist da schon komplexer 
-verschiedene BS-Cells, wo Stehen die "Adressen" der Zellen in 
BSDL-File, ...)

Danke erst mal für die Links. Werde ich mir mal anschauen.

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