Hallo Leute, ich stehe kurz vor meinem ersten Projekt mit FPGA und möchte gern wissen welche Hardwaredesignsprache für mich und meine Applikation sinnnvoll ist. Da ich schon Erfahrung mit C und C++ habe, tendiere ich in Richtung verilog. So beim Lesen habe ich auch von SystemVerilog erfahren und weiss nicht mehr welche Sprache für mich schnell und leicht zu lernen wäre.Wo liegen überhaupt die Unterschied???? Danke für Ihre Hilfe
Bill Lates schrieb: > Hallo Leute, ich stehe kurz vor meinem ersten Projekt mit FPGA und > möchte gern wissen welche Hardwaredesignsprache für mich und meine > Applikation sinnnvoll ist. Da ich schon Erfahrung mit C und C++ habe, > tendiere ich in Richtung verilog. Gibt es für System-Verliog/System-C ein Synthesetool, das Du dir preislich leisten kannst? MfG
also ich würde lieber VHDL machen, ist schnell gelernt und du kannst nicht so viele fehler wie in verilog machen
Also ich würde lieber Verilog nehmen. Da muß man sich nicht mit so viel sinnfreiem Overhead an Sprachkonstrukten rumschlagen. Das ist für den ersten Einstieg ganz schön. Außerdem ist der Code übersichtlicher. In VHDL kann ich genauso Fehler machen. Außerdem ist Verilog C deutlich näher als VHDL (ja...ich weiß: HDLs mit Programmiersprachen zu vergleichen ist nicht wirklich sinnvoll). Und um auf die Ausgangsfrage zurückzukommen: SystemVerilog ist ja Verilog + Erweiterungen für Verifikation und soweiter. Quasi das was SystemC mal machen wollte nur in durchdachter. Wer Hardware Design lernen will kommt an Verilog oder VHDL nicht vorbei. Gerade für FPGAs gibt es die kostenlosen Synthesetools nicht für SystemVerilog (jedenfalls soweit ich weiß). Ebenso unterstützen alle gängigen Simulatoren zumindest Verilog und VHDL.
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