Hallo,
ich habe ein vhdl-programm, mit folgendem Prozess, der auf Reset und
CLOCK reagiert:
1 | if (RESET = '0') then
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2 | SIG_1 <= '1';
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3 | SIG_2 <= '1';
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4 | elsif (rising_edge(CLOCK)) then
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5 | SIG_1 <= INPUT1;
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6 | SIG_2 <= SIG_1;
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7 | else
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8 | SIG_1 <= SIG_1;
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9 | SIG_2 <= SIG_2;
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10 | end if;
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SIG_1 und SIG_2 sind signale mit std_logic und RESET, INPUT1 und CLOCK
sind jeweils als std_logic Eingänge definiert.
könntet ihr mir sagen, was dieser Teil:
1 | SIG_1 <= INPUT1;
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2 | SIG_2 <= SIG_1;
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aus dem Programm macht?
Ist SIG_2 gleich INPUT1 und SIG_1 behält weiterhin seinen Wert, oder
wird INPUT1 auf SIG_1 und aschließend SIG_1 auf SIG_2 zugewiesen?
Oder lieg ich völlig falsch?