Forum: FPGA, VHDL & Co. Frage zu Simulation und Testbench


Frage zu Simulation und Testbench
von chris (Gast)

Angehängte Dateien:
Lesenswert?
• ▲
▼ 
Frage:

Warum habe ich bei dieser Simulation nach dem 4 Puls bei CLK_10MHz_read 
einen 1 Block der je nach Simulationszeit mehrmals auftaucht? Was mache 
ich falsch? Hab meine Files mal angehängt. Ggf. Fehler in der Testbench?
Danke für die Info.

Beitrag melden Bearbeiten Thread verschieben Thread sperren Anmeldepflicht aktivieren Anpinnen Thread löschen Thread mit anderem zusammenführen Markierten Text zitieren Antwort Antwort mit Zitat
Re: Frage zu Simulation und Testbench
von Lothar M. (Firma: Titel) (lkmiller) (Moderator) Benutzerseite

Lesenswert?
• ▲
▼ 
chris schrieb:
> Was mache ich falsch? Hab meine Files mal angehängt.
Da fehlt was...
Was macht die component Divider?

> Ggf. Fehler in der Testbench?
In dieser Testbench kann kein Fehler sein...  :-/

Beitrag melden Bearbeiten Löschen Markierten Text zitieren Antwort Antwort mit Zitat
Re: Frage zu Simulation und Testbench
von Chris (Gast)

Lesenswert?
• ▲
▼ 
Component Divider (erzeugt im Core Generator von Xilinx) gibt bei einer 
Eingangsfrequenz von 10 MHz einmal 1 MHz und einmal 10 MHz aus.

Beitrag melden Bearbeiten Löschen Markierten Text zitieren Antwort Antwort mit Zitat
Re: Frage zu Simulation und Testbench
von Chris (Gast)

Lesenswert?
• ▲
▼ 
Hab den Fehler gefunden, ich hatte im IP Core auf Single ended cap. pin 
gestellt. Als ich auf global buffer umgeschaltet habe gings. Liegt dies 
daran da ich ja mein Clock Signal weiterverwenden will und es deshlab 
buffern muss?

Beitrag melden Bearbeiten Löschen Markierten Text zitieren Antwort Antwort mit Zitat
Thread beobachten | Seitenaufteilung abschalten
Bitte melde dich an um einen Beitrag zu schreiben. Anmeldung ist kostenlos und dauert nur eine Minute.
Bestehender Account
Schon ein Account bei Google/GoogleMail? Keine Anmeldung erforderlich!
Mit Google-Account einloggen
Noch kein Account? Hier anmelden.