Hallo, im Rahmen einer Studienarbeit sind die Übertragungseigenschaften eines coaxialen Kabels auf High Speed Digital Signale zu ermitteln. Als Vorgabe ist ein Versuch gegeben, mit dem grundlegende Eigenschaften eines langen Kabels (ca. 50m) im Hochfrequenzbereich (<10-15Mhz, Flankensteilheit >5ns) sichtbar gemacht werden können. Phänomene, wie Dämpfung, Wellenwiderstand (Terminierung und Reflexion), stehende Wellen, ... kommen hierbei sehr gut zur Geltung. Unsere Aufgabe ist es, den Versuch hinsichtlich Signalen mit höherer Flankensteilheit und dem Einsatz von (P)ECL zu erweitern. Dabei sollen Augendiagramme die Einwirkung von Jitter (bedingt durch Crosstalk und weitere ungewollte Einflüsse) verdeutlichen. Unsere Überlegung ist es, ein Versuchsboard zu entwickeln, welches in mehrere Module gegliedert ist. Dabei haben wir uns folgende Schwerpunkte gesetzt: - Aufbereitung der Signalflanke des Signalgenerators (leider bisher nur >5ns) mittels ECL-Baustein wie in folgendem Thread besprochen: Beitrag "Rechtecksignal mit Signalflanken < 1 ns erzeugen." über Jumper soll die Flanke individuell an die Module weitergeleitet werden können, um - die Eigenschaften einer korrekt berechneten Micro Strip im Vergleich zu einem schlechten Layout (Reflexion an abgewinkelten Leiterbahnen, unpassende Leiterbahnbreite/dicke, fehlerhafte Terminierung...) - den Aufbau einer Delay-Line nur mittels einer Leiterbahn - das Verhalten verschiedener Gatterbausteine (ECL, TTL, CMOS) hinsichtlich Setup- und Holdtime, metastabiler Zustände, Störeinflussreduzierung durch differentielle Signalübertragung,... - Jitter durch gezielte Störeinkopplung parallelliegender Leiterbahnen (Crosstalk) - ... darzustellen. Als Messmittel ist ein breitbandiges Oszilloskop mit passenden Tastköpfen gegeben. Um die Anschaffung von Funktionsgeneratoren mit höherer Flankensteilheit zu umgehen, soll wie angesprochen die Flanke aufbereitet werden. Über das Oszilloskop soll auch die Darstellung der Augendiagramme erfolgen. Leider haben wir bei der Konzeptionierung des Boards Bedenken hinsichtlich der Verteilung und Verbindung der einzelnen Module. Ist es sinnvoll und machbar diese über Jumper voneinander zu trennen? Desweiteren sind wir uns nicht sicher, wie die Eigenschaften der unterschiedlichen Gatter (insbesondere die Vorzüge von ECL) am Besten verdeutlicht werden können. Im Vordergrund des Laborversuchs steht das qualitative Verständnis. Die Anforderungen sind an Studenten im fünften Semester Studiengang Elektronik (DH) auszulegen, der zeitlichen Rahmen umfasst dabei ca. 4 Zeitstunden, wobei in etwa 50% bereits für den Grundlagenversuch vorgesehen sind. Über Verbesserungsvorschläge, Anregungen und Tips zur Umsetzung wären wir sehr dankbar. Gruß, zwei ambitionierte Studenten in den Klauen der "Black Magic"
Hallo, einerseits wollt ihr Effekte wie Reflexionen, Crosstalk und sowas darstellen und dann wollte ihr einen Jumper in die Signalbahn legen, wo schon ein Via einen erheblichen Einfluss auf hochfrequente Signale hat?! Ich würde eher eine Möglichkeit in betracht ziehen, wo man High-Speed Steckverbinder verwendet und die Signalwege an die Impedanz des Steckers anpasst. Das Problem dürfte sein, dass diese Steckverbinder oft nur 100 Steckzyklen haben... für ein Hochschulpraktikum sicherlich zu wenig, wenn es ein paar Semester laufen soll. Ansonsten wirst du wohl über einzelne Versuchsmodule mit je einer Signalaufbereitung nicht herumkommen... MfG Andi
@Christian Post (e08008) >Als Vorgabe ist ein Versuch gegeben, mit dem grundlegende Eigenschaften >eines langen Kabels (ca. 50m) im Hochfrequenzbereich (<10-15Mhz, >Flankensteilheit >5ns) sichtbar gemacht werden können. Phänomene, wie >Dämpfung, Wellenwiderstand (Terminierung und Reflexion), stehende >Wellen, ... kommen hierbei sehr gut zur Geltung. Wohl wahr, das ist eine sinnvolle und interessante Sache. > - Aufbereitung der Signalflanke des Signalgenerators (leider bisher nur > >5ns) mittels ECL-Baustein wie in folgendem Thread besprochen: > Beitrag "Rechtecksignal mit Signalflanken < 1 ns erzeugen." Hmm, kann man machen, aber um das dann alles messen zu können braucht man a) ein sehr schnelles Oszi mit 1 GHz++ und passende Verbindungen und Tastköpfe. Machbar, aber sinnvoll? Der Trick mit langen Kabeln von einigen Metern ist ja, dass man die Effekt auch mit "langsamen" Oszis und "langsamen" Flanken mit 5ns sehr gut darstellen kann, und das ist IMO der entscheidende Punkt für einen Studentenversuchsplatz. Zum Vergleich. 5ns Anstiegszeit machen bereits ab ~20cm Leitungslänge Probleme mit Reflexionen, mit 1-2m Kabel sieht es ein Blinder. Siehe Artikel Wellenwiderstand. >über Jumper soll die Flanke individuell an die Module weitergeleitet >werden können, um Eben das ist nur bedingt "echt HF" tauglich. >- die Eigenschaften einer korrekt berechneten Micro Strip im Vergleich >zu einem schlechten Layout Ja, muss man halt alles größer bzw. länger bauen. >(Reflexion an abgewinkelten Leiterbahnen, Na dann mal viel Spass, wenn ihr diese Legende messen wollt. Sucht schon mal ein verdammt schnelles Oszi mit 5GHz++ und passende Tastköpfe. Ich bin gespannt ;-) >unpassende Leiterbahnbreite/dicke, fehlerhafte Terminierung...) Das schon eher. >- den Aufbau einer Delay-Line nur mittels einer Leiterbahn Größer bauen, dann geht das. >- das Verhalten verschiedener Gatterbausteine (ECL, TTL, CMOS) >hinsichtlich Setup- und Holdtime, metastabiler Zustände, >Störeinflussreduzierung durch differentielle Signalübertragung,... Hmm. >- Jitter durch gezielte Störeinkopplung parallelliegender Leiterbahnen >(Crosstalk) Auch gut. >Als Messmittel ist ein breitbandiges Oszilloskop mit passenden >Tastköpfen gegeben. Ich bin auch manchmal breit ;-) WIE breitbandig ist es denn? > Um die Anschaffung von Funktionsgeneratoren mit >höherer Flankensteilheit zu umgehen, soll wie angesprochen die Flanke >aufbereitet werden. Sinnvoll, für so einen Versuch tut es ein 0815 Oszillator mit einem 74HC14, der allein bringt schon 10ns. Wenn man eine schnelle Familie ala VHC etc. mit 3,3V nimmt, auch 2ns. >hinsichtlich der Verteilung und Verbindung der einzelnen Module. Ist es >sinnvoll und machbar diese über Jumper voneinander zu trennen? Naja, KANN gehen, muss nicht. Besser SMB, das ist leicht steckbar und noch bezahlbar. BNC geht auch, ist halt größer. >Desweiteren sind wir uns nicht sicher, wie die Eigenschaften der >unterschiedlichen Gatter (insbesondere die Vorzüge von ECL) am Besten >verdeutlicht werden können. Hmm, vergleich es doch mit original 4000er CMOS ;-) >Im Vordergrund des Laborversuchs steht das qualitative Verständnis. Was fette GHzen unnötig macht. MFG Falk
Hallo! Zuerst vielen Dank für eure Antworten und die späte Nachricht von unserer Seite. Wir haben uns eure Infos zu Herzen genommen und nochmal über den Aufbau des Versuches nachgedacht! Über Augendiagramme sollen nun die Kabeleigenschaften weiter verdeutlicht werden. Um die Augendiagramme darzustellen, dachten wir uns, mittels eines Microcontrollers eine PRBS zu erzeugen, die auf das Kabel gegeben wird (Droop-Effekt, Run-Längen, ...) und das "eye opening" durch Überlagerung mit einem Clock-Signal (Crosstalk, deterministischer Jitter) und durch fehlerhafte Terminierung (Reflexion) noch weiter zu verringern. Damit sollte qualitativ und mit einfachen Mitteln das Thema Augendiagramme abgehandelt sein. Vielmehr macht uns Sorgen, wie wir die Eigenschaften von ECL-Bausteinen sinnvoll im Laborversuch vermitteln können. Klarer Vorteil von ECL ist die Terminierung, die differentielle Datenübertragung (wenig anfällig für Crosstalk), geringer Spannungshub Low/High-Pegel (geringerer Droop-Effekt?, weniger heftige Umladungsvorgänge), hohe Flankensteilheit (höhere mögliche Bitraten, ...). All diese Eigenschaften gehen aber aus dem Versuch mit dem Kabel hervor, bzw. man kann das verbesserte Verhalten durch die Eigenschaften dieses Bausteins nachvollziehen. Die Idee mit den einzelnen Modulen finden wir sehr gut, über einen einfachen Oszillator und einen TTL-PECL-Wandler (SY10ELT22) soll ein Signal mit hoher Flankensteilheit erzeugt werden (ca. 100ps). Dieses Signal könnte nun über verschiedene (zu entwickelende) Testboards auf eine Microstrip, eine Delay-Line, eine abgewinkelte Leiterbahn, ... gegeben werden, um so so zu verdeutlichen, wie das Platinenlayout bei solchen Anwendungen ins Gewicht fällt. Um unnötige Nebeneffekte zu vermeiden, soll dabei jedes Board für sich eine geschlossene Einheit bilden, die lediglich eine Stromversorgung benötigt (Signalerzeugung auf dem Board, keine teuren/verlustbehafteten Steckverbindungen). Ein weiterer Gedanke war es, die Bausteinklassen (TTL, CMOS, ECL) im Versuch zu vergleichen, indem Flankensteilheit und Frequenz variiert werden, um festzustellen, welcher Baustein, bei welchen Parametern den Dienst verweigert. (Oder aber auch, wie die einzelnen Bausteine auf Eigenschaften eines versauten Signals reagieren) An dieser Stelle sind wir aber nicht ganz schlüssig, wie man das am Besten verwirklichen könnte. Klar wird ersichtlich werden, dass die Bausteine ab gewissen Signalparametern nicht mehr wie erwünscht funktionieren, aber das ist schließlich von jedem Bauteil, das ausserhalb der Spezifikation betrieben wird zu erwarten. Der Erkenntnisgewinn ist daher unserer Ansicht nach nicht allzu hoch. Falls ihr noch eine gute Idee habt, wie die Vorteile von ECL im Versuch verdeutlicht werden könnten, lasst es uns wissen. Jede Anregung ist herzlich willkommen. Vielen Dank für eure Bemühungen! P.S. Wie breitbandig das Oszilloskop ist wird noch in Erfahrung gebracht, aber die Messung im ps-Bereich sollte damit machbar sein (spezielle Tastköpfe sind vorhanden)
>Leider haben wir bei der Konzeptionierung des Boards Bedenken >hinsichtlich der Verteilung und Verbindung der einzelnen Module. Ist es >sinnvoll und machbar diese über Jumper voneinander zu trennen? Wenn ihr wirklich Anstiegszeiten im Sub-nsec-Bereich anstrebt, werden die durch die Jumper verursachten Unstetigkeiten im Wellenwiderstandsverlauf gnadenlos mit Extra-Echos belohnt werden. Jumper sind hier völlig ungeeignet. >Ein weiterer Gedanke war es, die Bausteinklassen (TTL, CMOS, ECL) im >Versuch zu vergleichen, indem Flankensteilheit und Frequenz variiert >werden, um festzustellen, welcher Baustein, bei welchen Parametern den >Dienst verweigert. (Oder aber auch, wie die einzelnen Bausteine auf >Eigenschaften eines versauten Signals reagieren) Das ist viel zu unvorhersagbar. So, wie Falk schon geschrieben hat, würde ich ganz einfach ein langsames CMOS4000-Gatter mit einem deutlich schnelleren 74ALVC-Gatter vergleichen und dabei aufzeigen, daß die heutigen CMOS-Technologien zwar erheblich schneller sind als die alten CMOS-Familien aber auch deutlich empfindlicher auf Wellenwiderstand-Fehlanpassungen reagieren. Nicht ohne Grund verwendet man auch heute noch sehr gerne in gemischt analog digitalen Schaltungen die alten störarmen CMOS4000-Chips, und zwar die wirklich langsamen HCF-Varianten und nicht etwa die aufgemotzten HEF-Philips-Versionen. >- das Verhalten verschiedener Gatterbausteine (ECL, TTL, CMOS) >hinsichtlich Setup- und Holdtime, metastabiler Zustände, >Störeinflussreduzierung durch differentielle Signalübertragung,... Metastabile Zustände sind ein ganz erhebliches Problem bei der digitalen Signalverarbeitung und eignen sich hervorragend den kritischen Blick eines E-Studenten zu schärfen und ihn aus der heilen digitalen Ja-Nein-Welt in die Realität zurück zu holen. http://focus.ti.com/lit/an/sdya006/sdya006.pdf http://www.cse.wustl.edu/~fred/CLASSES/463FA03/Metastability.pdf Kai Klaas
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Hallo, und wieder sind einige Tage verstrichen, Klausuren und andere ernsthaft wahrzunehmende Termine haben das Projekt kurzzeitig eingefroren. Zunächst einen Dank an Kai, das Thema metastabile Zustände müssen wir noch intensiv ins Auge fassen. "Leider" sind wir gewzungen (feste Vorgabe) unseren Laborversuch auf ECL-Technik ausweiten. Wir würden nun ein Board erstellen,welches verschiedene Module enthält. Jedes Modul besitzt dabei einen Impulsgenerator (siehe Anhang). Ein Quarzoszillator soll dabei die Anzahl der Impulse pro Sekunde festlegen (vlt 20-40Mhz, je nach Pulsbreite), über die Verknüpfung EXOR mit Verzögerungsglied soll die Breite des Impulses bestimmt werden und für die nötige Flankensteilheit und die differentielle Signalausgabe soll ein TTL/PECL-Wandler sorgen. Kann das funktionieren, kommen wir damit in den erhofften ~0,5 bis 1ns Bereich? Die Module sind wie folgt geplant (auch Skizze siehe Anhang): 1) Crosstalk 1.1) Eine "Störleiterbahn" (z.b. Taktleitung, überträgt steilflankige Sequenzen) wird nahe den differentiellen Datenleitungen geführt. Erhofftes Ergebnis: geringe Kopplung 1.2) siehe 1.1, jedoch wird eine der differentiellen Datenleitungen deutlich näher an der störenden Leiterbahn geführt. -> stärkere Kopplung 1.3) (nicht in Skizze, nur eine weitere Idee): Eine Masseleitung zwischen Takt und Datenleitungen soll die Einkopplung verringern. 2) Reflexion 2.1) Reflexionen durch Fehldimensionierung der Microstrips. 2.2) ... durch kantige Leiterbahnführung. 2.3) ... durch geziehlt unpassende Terminierung. Noch eine Frage: Das Oszilloskop besitzt einen 50 Ohm Eingangswiderstand. ECL ist auf beiden Enden der Leitung zu terminieren. Wie ist dann der Einfluss des Oszilloskops zu berücksichtigen? Muss bei einer Messung an der entsprechenden Stelle der Abschlusswiderstand durch den Eingangswiderstand des Oszilloskops ersetzt werden? Über jede weitere Anregung sind wir dankbar, denn über die Feiertage soll die Theorie abgehandelt sein, so dass erste Versuchsaufbauten erstellt werden können.
Da beißt sich wohl die Katze in den Schwanz. Wie kann man einen Laborversuch bauen für eine Sache, die man nicht versteht?? Du wirst wohl die Physik nach Münchhausen bemühen müssen. Kantige Leiterbahnen verursachen bis in den unteren GHz-Bereich keine nennenswerte Auswirkung. Ist natürlich eine Frage der Meßtechnik und Anspruch.
>>Ein weiterer Gedanke war es, die Bausteinklassen (TTL, CMOS, ECL) im >>Versuch zu vergleichen, indem Flankensteilheit und Frequenz variiert >>werden, um festzustellen, welcher Baustein, bei welchen Parametern den >>Dienst verweigert. (Oder aber auch, wie die einzelnen Bausteine auf >>Eigenschaften eines versauten Signals reagieren) Wer erinnert sich noch an die langsame Digital-Familie von Siemens? Soweit ich weiß, wurde die für Ampelsteuerungen verwendet. > > Das ist viel zu unvorhersagbar. So, wie Falk schon geschrieben hat, > würde ich ganz einfach ein langsames CMOS4000-Gatter mit einem deutlich > schnelleren 74ALVC-Gatter vergleichen und dabei aufzeigen, daß die > heutigen CMOS-Technologien zwar erheblich schneller sind als die alten > CMOS-Familien aber auch deutlich empfindlicher auf > Wellenwiderstand-Fehlanpassungen reagieren. Nicht ohne Grund verwendet > man auch heute noch sehr gerne in gemischt analog digitalen Schaltungen > die alten störarmen CMOS4000-Chips, und zwar die wirklich langsamen > HCF-Varianten und nicht etwa die aufgemotzten HEF-Philips-Versionen. Hm. Das hat mich mal interessiert, so daß ich mir die Datenblätter gerade zog. Stimmt, die HEF sollen doch tatsächlich schneller sein. Mich interessiert hier vor allem, wie die Teile im Analogbetrieb ihren Mann stehen. Durch die einzelnen FETs kann man die Querströme in Grenzen halten. Wie sich wohl ein dreistufiger Invertert-Amp macht? Viel mehr Verstärkung wäre in EINEM Gehäuse wegen Rückkopplung und damit Schwingen eh unsinnig. xxx4007 scheint aber von den Herstellern eher stiefmütterlich behandelt. HCF war nur bei STM zu finden, HEF sowieso nur bei NXP (Vermutlich weil das der einzige Hersteller der HEF-Varianten [anderer Prozeß] ist). Ein 74HCU04-Verstärker ist zumindest in LTspice eine zuversichtliche Sache. Die Rauschwerte sind bei 4069 auch nicht soooo schlecht. Im Audiobereich, wo viele Verzerrer-Jünger sowas verwenden eher mäßig, aber oberhalb 100KHz wirds interessant. Einfaches Parallelschalten der ungepufferten Inverter sollte das Rauschen auch bessern, durch bessere Anpassung. > >>- das Verhalten verschiedener Gatterbausteine (ECL, TTL, CMOS) >>hinsichtlich Setup- und Holdtime, metastabiler Zustände, >>Störeinflussreduzierung durch differentielle Signalübertragung,... > > Metastabile Zustände sind ein ganz erhebliches Problem bei der digitalen > Signalverarbeitung und eignen sich hervorragend den kritischen Blick > eines E-Studenten zu schärfen und ihn aus der heilen digitalen > Ja-Nein-Welt in die Realität zurück zu holen. > > http://focus.ti.com/lit/an/sdya006/sdya006.pdf > > http://www.cse.wustl.edu/~fred/CLASSES/463FA03/Metastability.pdf > Früher hatte ich mich auch davor gefürchtet. Aber digitale ICs sind letztendlich analoge Dinge und dadurch wird die Sache wesentlich relaxter. Selbst synchrones Takten einer Reihe von D-FF geht, wenn bestimmte Bedingungen eingehalten werden.
Hallo, vielen Dank für eure Mithilfe, der erste Teil der Studienarbeit ist eingereicht mit diversen Konzepten und Ideen und Einflüssen von euch. Der betreuende Professor wird nun eine Rückmeldung geben, wie er unsere Ansätze sieht und wir können mit der Umsetzung beginnen (oder auch nicht). Sobald Näheres bekannt ist, melde ich mich auch wieder! @Kai Klaas: Aus den Büchern von Howard Johnson (High Speed Digital Design) haben wir einen Aufbau entnommen, der durch Rückkopplung eines Flip Flops und ein paar weitere Tricks dieses gezielt im Metastabilen Zustand hält und so dieser nachgewiesen werden kann. Danke für deine Anregung! @Abdul K.: Reflexionen an gewinkelten Leiterbahnen existieren und lassen sich mit einer TDR nachweisen. Sicherlich nicht in dem Maß, dass es in einem Laborversuch sonderlich zur Geltung kommt. Aber es ging auch mehr um das Sammeln von Ideen und Aufsetzen von Konzepten. Für beide Anmerkungen habe ich Bildmaterial, leider bin ich mir nicht sicher, ob ich das hier ohne weiteres veröffentlichen darf, da es Büchern entnommen ist. Bei Interesse nenne ich die genauen Quellen. Gruß und danke nochmals!
>@Kai Klaas: Aus den Büchern von Howard Johnson (High Speed Digital >Design) haben wir einen Aufbau entnommen, der durch Rückkopplung eines >Flip Flops und ein paar weitere Tricks dieses gezielt im Metastabilen >Zustand hält und so dieser nachgewiesen werden kann. Danke für deine >Anregung! Gerne. Vielleicht gibt es ja mal ein paar Photos?
Metastabile Zustände kann man im Analogbereich des FF untersuchen. Dafür gibts ein Paper. Und ich hatte nie gesagt, es gäbe keine Kantenführungseffekte. Ich sagte, es gäbe keine nennenswerte Auswirkung bis in den GHz-Bereich. Die Sache sieht sicherlich bei 10GHz aufwärts ganz anders aus. Warum sollte ein Knick auch keine Auswirkung haben? Jedes Stück Leiterbahn koppelt mit dem davor und dahinter. Ein Knick verändert die Impedanz, da die Kopplungsstruktur im Knick verändert ist. Das Posten urheberrechtlich geschützten Materials wird meist recht lax betrachtet. Wird sicherlich nicht mehr viele Jahre dauern, dann verschwinden hier in Wellen diverse Anhänge aus der Datenbank. Amüsant finde ich immer die Preisangaben bei IEEE-Papers unten auf der ersten Seite. Ein paar Seiten Papier locker 20 Euronen. Ha ha. Wieviel Risiko man eingeht und was man dafür ernten kann, muß jeder selbst entscheiden. CD4007 und Konsorten machen sich übrigens super als Verstärker. Habe das gerade in der Mangel.
Mir fällt gerade noch eine Anwendung ein: Eine Leiterbahn als Mäander geführt, ist ein Tiefpaß!
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Hallo, das Studium nähert sich dem Ende, die letzten Klausuren wurden/werden geschrieben und nebenbei hat auch der Laborversuch Fortschritte gemacht. Herausgekommen ist eine Euro-Platine mit 4 Lagen und Grundversuchen zu PRBS, Metastabilität und LVPECL. Der Prototyp wurde bei PCB-Pool in Auftrag gegeben und hat auf Anhieb funktioniert. Infos zu den 3 Funktionsgruppen: PRBS: Eine 7Bit PRBS (realisiert mit CMOS-Bausteinen) kann an das im Labor bereits vorhandene Coaxial-Board (50m Coax-Leitung) angeschlossen werden und so bis ca. 3Mhz das Verhalten der Leitung mittels Augendiagrammen dargestellt werden. (Jitter, eye closing, ...) Metastabilität: Ein Fliflop wird gezielt im metastabilen Zustand betrieben, dabei können Setup-Time und Propagation Delay untersucht werden (im metastabilen Zustand steigt die Propagation Delay stark an!) LVPECL: Ein Oszillator mit Clock Buffer steuert PCB-Traces mit unterschiedlichen Eigenschaften an (Falscher Wellenwiderstand, falsche Terminierung, Delay-Lines, differentielle Terminierung, serielle Terminierung, Thevenin, ....). Dabei können die Phänomene am Coaxialkabel auf Microstrips übertragen werden. Auch das Thema Crosstalk und Guardlines kommt anschaulich zum Einsatz. Im Großen und Ganzen ist der Laborversuch gut gelungen, wir wüssten an dieser Stelle nicht, was wir verbessern könnten. Im Gegenteil haben wir das Gefühl die hier anfängliche Skepsis widerlegt zu haben. Weitere Infos gerne auf Anfrage. Viele Grüße!
Sieht auf den ersten Blick sehr gut aus. Könnt ihr einen Schaltplan posten? MfG Falk
Mich würde mal die PRBS interessieren. Ich möchte mir selbst sowas bauen bzw. einen Baustein von Maxim nehmen. Einen tollen Trick, wie man den Empfänger synchronisiert, habe ich allerdings noch nicht.
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Hallo, Schaltpläne möchten wir (zur Zeit) nicht veröffentlichen. Das Projekt ist keineswegs patentverdächtig, aber da wir Anregung aus urheberrechtlich geschützter Literatur entnommen haben und die Arbeit generell Eigentum der Hochschule ist, bitten wir diese Entscheidung nachzuvollziehen. Zur PRBS: Es handelt sich um ein diskret aufgebautes LSR mit XOR an Bit 5 und 6. Im Anhang eine Grafik, die einen Auszug aus der Bitsequenz ohne coaxialem Kabel zeigt (bei 100Hz) und mit 50m coaxialem Kabel bei ca. 3Mhz.
Danke. Mich interessiert nicht der Generator, sondern wie ihr die Synchronisation hinkriegt. Ohne Kopfstand meine ich. Weil den kann ich auch selber. Nicht das ihr das einfach auf zwei Scope-Kanäle legt, das kann ja jeder.
Hallo Abdul, wir arbeiten mit 2 Tastköpfen, für unsere Zwecke ausreichend. Die PRBS wurde ohnehin nur aus "Spass" integriert. Aber auf deine Nachfrage hin ist mir aufgefallen, dass Bild 2 aus dem letzen Post natürlich Käse ist, weil hier der Trigger auf dem falschen Kanal liegt... Am Montag hole ich die restlichen Bilder von der Uni (liegen noch auf dem Oszilloskop) Gruß!
Du meinst du verschiebst die Durchlaufzeit am Scope bzw. die Schaltung hat gar keine Verzögerungszeit? Normalerweise hat man im Übertragungskanal eine beträchtliche Delay.
Hallo, wir haben einmal nur auf das ankommende Signal getriggert (siehe Bild) und das andere Mal das Taktsignal der PRBS zum Triggern verwendet (welches wiederrum von einem Signalgenerator kommt, um die Frequenz variieren zu können). Logisch, dass das 50m Kabel dazwischen für massig Delay sorgt, aber diese Eigenschaft des Kabels wird bereits in einem anderen Versuchsteil untersucht.
>aber da wir Anregung aus >urheberrechtlich geschützter Literatur entnommen haben Na und? >und die Arbeit >generell Eigentum der Hochschule ist Die von unseren Steuergeldern finanziert wird. Mein Gott, jetzt habt Euch doch nicht so! Frag Deinen Prof, ob Du es veröffentlichen darfst.
Mike Strangelove schrieb: > Die von unseren Steuergeldern finanziert wird. Mein Gott, jetzt habt > Euch doch nicht so! Frag Deinen Prof, ob Du es veröffentlichen darfst. Und spende vorsorglich eine ordentliche Summe an Vroniplag, sonst ist deine Karriere ruiniert bevor sie anfängt. Also Ohm'sches Gesetz nur mit Verweis und Lebenslauf von Georg Simon Ohm erwähnen! Die Software findet heute gnadenlos jede Übereinstimmung von 2 Texten im Internet. Gruss Reinhard
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