4 bit Addierer,synchron asynchron?

[Julia (Gast)]

Hallo

ich habe verständnis fragen zum Programmieren eines VHDL code (Addierer) 
auf ein FPGA (CycloneII).

ich habe folgenden 4 bit Addierer programmiert :


entity adder is
  port(
      a : in signed(3 downto 0);
      b : in signed(3 downto 0);
      sum  : out signed(4 downto 0)
    );
end adder;

architecture addierer of adder is

signal temp : signed(4 downto 0);

begin

temp <= (resize(a,5) + resize(b,5));
sum <= temp;

end addierer;

soweit ist gut.

Jetzt stellen sich folgende Aufgaben :

mit einem CLK sollen ein Synchron und Asynchron Addierern gebaut werden. 
Ich habe verständliche Probleme und zwar :

- ein Clock wird benötigt. Warum? der Addierer kriegt zwei 4bit Werte 
von außen. wozu der Takt?
-wo liegt der Unterschied zwischen synchron und asynchron Addierer.

- wie kann ich mein Addierer Synchron programmieren?


Vielen Dank im Voraus.

Julia

[GALlier (Gast)]

Für einen synchronen Addierer brauchst du natürlich erstmal noch nen 
Input Pin namens clk.

Dann fügst du in die architecture nen process ein, in die 
sensitivitylist kommt clk.
Am Anfang vom process machst du ein if(rising_edge(clk)).

so addiert der Adder nur bei steigender Taktflanke.

[Dietrich (Gast)]

Verschiedene Varianten für deine Kollegen, JuliO ;-)

entity adder is
  port(
      clk : in  std_logic;
      a : in signed(3 downto 0);
      b : in signed(3 downto 0);
      sum  : out signed(4 downto 0)
    );
end adder;

architecture addierer of adder is

signal temp : signed(4 downto 0);

begin

temp <= (resize(a,5) + resize(b,5)) when rising_edge(clk);
sum <= temp;

end addierer;

entity adder is
  port(
      clk : in  std_logic;
      a : in signed(3 downto 0);
      b : in signed(3 downto 0);
      sum  : out signed(4 downto 0)
    );
end adder;

architecture addierer of adder is

signal temp : signed(4 downto 0);

begin

temp <= (resize(a,5) + resize(b,5));
sum <= temp when rising_edge(clk);


end addierer;

entity adder is
  port(
      clk : in  std_logic;
      a : in signed(3 downto 0);
      b : in signed(3 downto 0);
      sum  : out signed(4 downto 0)
    );
end adder;

architecture addierer of adder is

signal temp : signed(4 downto 0);

begin

sum <= temp;

process(clk)
begin
   if rising_edge(clk) then
       temp <= (resize(a,5) + resize(b,5));
   end if;
end process;

end addierer;

[Duke Scarring (Gast)]

entity adder is
  port(
      clk : in  std_ulogic;
      a   : in  signed(3 downto 0);
      b   : in  signed(3 downto 0);
      sum : out signed(4 downto 0)
    );
end adder;

architecture addierer of adder is

begin

  process
  begin
    wait until rising_edge(clk);
    sum <= ( resize( a, 5) + resize( b, 5));
  end process;

end addierer;

[Oliver Wachter (Gast)]

Ihr macht hier dem Herrn "Julia" die Hausaufgaben. Tzzz

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Hier meine Variante, ganz ohne Prozess... ;-)

entity adder is
  port(
      clk : in  std_ulogic;
      a   : in  signed(3 downto 0);
      b   : in  signed(3 downto 0);
      sum : out signed(4 downto 0)
    );
end adder;

architecture addierer of adder is
begin

  sum <= (resize(a,5) + resize(b,5)) when rising_edge(clk);

end addierer;

Oliver Wachter schrieb:
> Ihr macht hier dem Herrn "Julia" die Hausaufgaben.
Das ist doch sein oder ihr Problem...
Spätestens in der Prüfung muß er/sie es selber können.

[Julia (Gast)]

Danke sehr für die Hilfe und schnelle Antworten.
Wie sieht dann ein Code für Asynchron Addierer.

Nun, was ist aber der Unterschied zwischen asynchron und synchron 
Addierer? Asynchron wird der Carrierer etwa von einem Volladdierer zum 
anderen weitergeleitet.? ist so richtig? es geht eigentlich mehr um 
Verstehen.


Danke euch nochmal ..

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Julia schrieb:
> Wie sieht dann ein Code für Asynchron Addierer.
So:

entity adder is
  port(
 ---     clk : in  std_ulogic;
      a   : in  signed(3 downto 0);
      b   : in  signed(3 downto 0);
      sum : out signed(4 downto 0)
    );
end adder;

architecture addierer of adder is
begin

  sum <= (resize(a,5) + resize(b,5)); --- when rising_edge(clk);

end addierer;

> Nun, was ist aber der Unterschied zwischen asynchron und synchron
> Addierer?
Der Takt.

> Asynchron wird der Carrierer etwa von einem Volladdierer zum
> anderen weitergeleitet.?
Das Carry ergibt sich automatisch und hat mit synchron/asynchron nichts 
zu tun...

[Julia (Gast)]

Julia schrieb:
> Danke sehr für die Hilfe und schnelle Antworten.
> Wie sieht dann ein Code für Asynchron Addierer.
>
> Nun, was ist aber der Unterschied zwischen asynchron und synchron
> Addierer? Asynchron wird der Carry etwa von einem Volladdierer zum
> anderen weitergeleitet.? ist so richtig? es geht eigentlich mehr um
> Verstehen.
>
>
> Danke euch nochmal ..

[Julia (Gast)]

Danke schön an Euch... ich habe es verstanden..