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Forum: FPGA, VHDL & Co. Xilinx ISE 12.1 Hilfe bei Sythese/max. Taktrate


Autor: Volker G. (blacky)
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Hallo

Ich habe mal eine Frage zur Xilinx ISE.
Ich habe ein relativ aufwendiges Projekt realisiert, dabei geht es um 
ein Network On Chipsystem bestehend aus NxN Routern. Dies gesamte Sache 
ist in VHDL geschrieben, implementiert und auch mittels Testbench und MS 
XE6.2 simuliert. alles läuft bestens.
Nun meine Frage ich würde das ganze gern auf ein Nexys2 Bord von 
Digilent implementieren. Effektiv ist das ein Spartan3E mit XC1200E, 
FG320. Wie bekomme ich raus wo meine MHz Grenze liegt bei der ich das 
gesamte Netz betreiben kann. Es muß doch in der ISE eine Möglichkeit 
geben zu testen mit welchen Taktraten ich das system max. betreiben 
kann. 50MHz hat das Board aber in der Simulation könnte ich ja 500MHz 
nehmen und er würde dennoch alles richtig machen, nur die Wirklichkeit 
macht da wahrscheinlich nicht mit.

Wenn mir einer erklären könnte wie rausbekomme ab wann meine Schaltung 
aufgrund zu hohen Taktes aussteigt wäre ich echt dankbar. Leider habe 
ich noch nicht viel Erfahrung mit der ISE aber ich hoffe ihr könnt mir 
helfen.

Danke
Blacky

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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Volker G. schrieb:
> Wie bekomme ich raus wo meine MHz Grenze liegt bei der ich das
> gesamte Netz betreiben kann.
Das ist die falsche Denkweise... :-/

Du mußt den Tools mit Timing-Constraints sagen, was du brauchst.
Und dann wirst du sehen, ob du das auch bekommst.
Und wenns klemmt, zeigt dir die statische Timinganalyse, wo es nicht 
geht.

Als Stichwort: Timing Constraints --> PERIOD

> Es muß doch in der ISE eine Möglichkeit geben zu testen mit welchen
> Taktraten ich das system max. betreiben kann.
Der Synthesereport gibt dir einen groben Richtwert unter dem Stichwort
"Minimum period: 123.45 MHz"

Autor: Christian R. (supachris)
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...wobei das wirklich nur als Richtwert dient. Je nach Optimierung kann 
die wirklich erreichbare Frequenz ein ganzes Stück über oder unter dem 
Ergebnis der Synthese liegen. Das sieht man erst nach dem Implement.

Ich hab ein Design, das zeigt 53 MHz nach der Syntese, 80MHz Constraint 
werden aber nicht verletzt, auch keine besonders lange Routung Zeit und 
es läuft zuverlässig. Ein anderes Design zeigt nach der Synthese 113 
MHz, und er hat dann lange zu routen, um 100 MHz gerade so zu schaffen. 
Läuft aber ebenso zuverlässig.

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