Hallo zusammen,
mit dem unten gezeigten Code versuche ich folgendes zu erreichen:
SS_MASTER_AR ist ein Array von Ausgängen eines Moduls. Wieviele Ausgänge
es werden sollen, wird durch SPI_NUMBER bestimmt. Was für Signale auf
diese Ausgänge geschaltet werden, soll davon abhängen in welchem Zustand
die im Code vorhandene FSM gerade ist. Active-HDL will den Code aber
nicht kompilieren. Fehlermeldungen folgen unten. Könnte jemand bitte
einen Blick drüber werfen? Was mache ich da falsch?
Danke für die Hilfe im Voraus!!
1 | rts : for m in 0 to SPI_NUMBER-1 generate
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2 | rts_master_ar_s(m) <= RTS_MASTER_AR(m);
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3 |
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4 | if state = CONVERT and spi_byte_cnt /= 0 then
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5 | SS_MASTER_AR(m) <= ss_trans_ar_s(m);
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6 | else
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7 | SS_MASTER_AR(m) <= ss_master_ar_s(m)(2) & convst_s & ss_master_ar_s(m)(0);
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8 | --SS_MASTER_AR(1) <= ss_master_ar_s(1)(2) & convst_s & ss_master_ar_s(1)(0);
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9 | end if;
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10 | end generate;
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Und die Fehlermeldungen:
1 | # Error: COMP96_0329: interface.vhd : (144, 3): Generate statement must have a label.
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2 | # Error: COMP96_0019: interface.vhd : (144, 44): Keyword 'generate' expected.
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3 | # Error: COMP96_0019: interface.vhd : (146, 3): Keyword 'end' expected.
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4 | # Error: COMP96_0015: interface.vhd : (149, 7): ';' expected.
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5 | # Error: COMP96_0016: interface.vhd : (149, 9): Design unit declaration expected.
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